CY7C1643KV18和CY7C1645KV18靜態(tài)存儲(chǔ)器的數(shù)據(jù)手冊(cè)免費(fèi)下載

　　CY7C1643KV18和CY7C1645KV18是1.8V同步流水線(xiàn)SRAM，配備QDR II+架構(gòu)。與QDR-II體系結(jié)構(gòu)類(lèi)似，QDR-II+體系結(jié)構(gòu)由兩個(gè)獨(dú)立的端口組成：用于訪(fǎng)問(wèn)內(nèi)存陣列的讀端口和寫(xiě)端口。讀端口有專(zhuān)用的數(shù)據(jù)輸出以支持讀操作，寫(xiě)端口有專(zhuān)用的數(shù)據(jù)輸入以支持寫(xiě)操作。QDR II+體系結(jié)構(gòu)具有獨(dú)立的數(shù)據(jù)輸入和數(shù)據(jù)輸出，完全無(wú)需“周轉(zhuǎn)”與常見(jiàn)I/O設(shè)備一起存在的數(shù)據(jù)總線(xiàn)。每個(gè)端口通過(guò)公共地址總線(xiàn)訪(fǎng)問(wèn)。讀寫(xiě)地址的地址鎖存在輸入（K）時(shí)鐘的交替上升沿上。對(duì)QDR II+讀寫(xiě)端口的訪(fǎng)問(wèn)彼此完全獨(dú)立。為了最大限度地提高數(shù)據(jù)吞吐量，讀寫(xiě)端口都配備了DDR接口。每個(gè)地址位置都與四個(gè)18位字（CY7C1643KV18）或36位字（CY7C1645KV18）相關(guān)聯(lián)，這些字依次進(jìn)入或離開(kāi)設(shè)備。由于數(shù)據(jù)在兩個(gè)輸入時(shí)鐘（K和K）的每個(gè)上升沿上都被傳輸?shù)皆O(shè)備中或從設(shè)備中傳出，因此在通過(guò)消除總線(xiàn)“周轉(zhuǎn)”簡(jiǎn)化系統(tǒng)設(shè)計(jì)的同時(shí)，最大限度地提高了內(nèi)存帶寬。通過(guò)端口選擇來(lái)完成深度擴(kuò)展，從而使每個(gè)端口能夠獨(dú)立運(yùn)行。所有同步輸入通過(guò)由K或K輸入時(shí)鐘控制的輸入寄存器。所有數(shù)據(jù)輸出都通過(guò)由K或K輸入時(shí)鐘控制的輸出寄存器。寫(xiě)入是通過(guò)片上同步自定時(shí)寫(xiě)入電路進(jìn)行的。有關(guān)相關(guān)文檔的完整列表，請(qǐng)單擊此處。