來自Digilent設(shè)計(jì)大賽的現(xiàn)場音樂會改進(jìn)系統(tǒng)

描述

為了讓音響工程師能夠在現(xiàn)場活動（例如音樂會）期間提供高質(zhì)量的聲音，從所有樂器錄制的聲音都會通過混音器，通過混音器可以修改每個樂器（通道）的不同聲音參數(shù)。大多數(shù)場地都有模擬混音器（它們比數(shù)字版本便宜），需要音響工程師站在它附近才能糾正所有不同的細(xì)節(jié)，因此，他無法準(zhǔn)確聽到觀眾聽到的聲音（因?yàn)橥ǔＲ繇懺O(shè)備是放在旁邊某處）。

該項(xiàng)目旨在通過為模擬混音器設(shè)計(jì)一個可用于控制某些信號參數(shù)的附加模塊，為音響工程師甚至樂隊(duì)成員提供機(jī)動性。

該項(xiàng)目將幫助現(xiàn)場場地的音響工程師在遠(yuǎn)離物理調(diào)音臺的情況下設(shè)置信號參數(shù)。這種增加的機(jī)動性將幫助他從觀眾的角度聽到聲音并進(jìn)行相應(yīng)的調(diào)整。

該設(shè)計(jì)基于 Arty s7 fpga 開發(fā)板以及將開發(fā)板連接到音頻混音器和移動設(shè)備所需的不同外圍設(shè)備。

該設(shè)計(jì)采用模塊化結(jié)構(gòu)，因此它的某些部分可用于其他信號處理應(yīng)用。

我們的項(xiàng)目旨在創(chuàng)建功能齊全的暢銷產(chǎn)品。雖然這種狀態(tài)還很遙遠(yuǎn)，但它仍然是一個合理的目標(biāo)。它還可以用于信號處理和 HDL 設(shè)計(jì)課程中的學(xué)術(shù)目的。

雖然最初針對 ArtyS7 板，但該設(shè)計(jì)可以移植到其他基于 FPGA 的開發(fā)板，只要它們具有所需數(shù)量的引腳。

我們的設(shè)計(jì)基于artyS7 FPGA板，如下圖：

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手機(jī)（通過藍(lán)牙）用于發(fā)送命令和控制整個系統(tǒng)和每個通道的系統(tǒng)。每個通道彼此獨(dú)立地處理來自混音器的音頻數(shù)據(jù)。音頻數(shù)據(jù)來自模數(shù)轉(zhuǎn)換器，經(jīng)過所有所需的處理后，通過數(shù)模轉(zhuǎn)換器返回模擬混音器。

所有模塊均采用 Verilog 硬件描述語言設(shè)計(jì)。

詳細(xì)設(shè)計(jì)說明

每個處理模塊由一個輸入級（與 ADC 接口）、一個輸出級（與 DAC 接口）和實(shí)際處理級組成。處理階段本身由多種音頻效果或所需功能組成。這種架構(gòu)允許輕松添加額外的處理層，因此具有高度可擴(kuò)展性。

控制處理器（或 bt 接收器）通過簡單的地址/數(shù)據(jù)/we 接口向每個子模塊提供所有需要的信息（如果子模塊處于活動狀態(tài)，則為內(nèi)部寄存器值）。

每個通道處理如下圖：

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每個處理塊都有一個相關(guān)的地址范圍，用于選擇用于控制子模塊操作的內(nèi)部寄存器。在設(shè)計(jì)完所有模塊后，將集中完整的地址映射（對于當(dāng)前實(shí)現(xiàn)的地址，請參見 DEFINE.vh 文件）。

接口被設(shè)計(jì)為有限狀態(tài)機(jī)。為了控制音頻信號的采樣率（我們選擇了標(biāo)準(zhǔn)的 48kHz），必須創(chuàng)建一個額外的“立即采樣”命令生成器。

所有處理模塊都有順序電路和組合電路，所有這些都可以通過藍(lán)牙接口配置內(nèi)部寄存器來繞過或激活。處理塊的結(jié)構(gòu)如下所示（圖取自增益處理塊）：

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使用控制寄存器可以啟用或禁用整個模塊，并且可以為所有需要的計(jì)算參數(shù)設(shè)置不同的值。繞過塊是通過使用 demux/mux 對來實(shí)現(xiàn)的。

增益模塊是通過乘法和位移來實(shí)現(xiàn)的，因?yàn)楦↑c(diǎn)運(yùn)算在 FPGA 上非常難以實(shí)現(xiàn)。

配置命令可以通過藍(lán)牙發(fā)送。命令具有以下結(jié)構(gòu)：addr_MSByte + addr_LSByte + data_MSByte + data LSByte。

主系統(tǒng)時鐘為 100MHz，所有其他必要的時鐘都來自它。