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在Vivado 2020.2中開始使用Arty Z7

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資料介紹

描述

在這個項目中，我將介紹在 Vivado 中為 Vivado 版本 2020.2 中的 Digilent 的 Arty Z7 FPGA 開發(fā)板設(shè)置基本硬件設(shè)計的步驟。此硬件設(shè)計是我在此處找到的 PetaLinux 2020.2 教程的起點。

安裝板定義文件

由于 Arty Z7 上的 FPGA 有一套硬件，它總是連接到開發(fā)板上，Digilent（以及許多其他設(shè)計/銷售基于 Xilinx 的 FPGA 開發(fā)板的公司）為那些靜態(tài)的提供板預(yù)設(shè)文件用戶可以在其 Vivado 安裝中安裝的配置。這使用戶不必花時間配置硬件設(shè)計的那一部分，而直接跳到他們設(shè)計的自定義部分。

在此處下載所有 Digilent FPGA 開發(fā)板的板預(yù)設(shè)文件。解壓縮文件夾并將/new/board_files文件夾的內(nèi)容復(fù)制到//data/boards/board_files中。如果復(fù)制文件時 Vivado 正在運行，則需要重新啟動它才能看到新添加的電路板預(yù)設(shè)文件。

創(chuàng)建新的 Vivado 項目

啟動 Vivado 并選擇創(chuàng)建新項目的選項。在彈出的前幾個窗口中為其指定所需的名稱并指定所需的文件路徑。其中一個窗口將詢問正在創(chuàng)建的項目類型。這是一個正在創(chuàng)建的基本 RTL 項目，它不是可擴展的 Vitis 平臺，這意味著它不是針對加速應(yīng)用程序和專用組件（例如它們所需的特定內(nèi)核）的項目。因此，不要選中Project is an extensible Vitis platform框。除非您已經(jīng)準(zhǔn)備好將 RTL 文件（Verilog 或 VHDL 文件）導(dǎo)入到項目中，否則請選中“此時不要指定源”框。

為了使該項目中安裝在上一步中 Vivado 中的 Arty Z7 板的板預(yù)設(shè)文件可訪問，請切換到Default Part窗口中的Boards選項卡并搜索關(guān)鍵字Arty 。我正在使用 Arty 板的 Arty Z7-20 版本，但請務(wù)必選擇您正在使用的相應(yīng) Arty 型號。

創(chuàng)建塊設(shè)計

生成新項目后，第一步是創(chuàng)建新的塊設(shè)計。從 Vivado 窗口左側(cè)的 Flow Navigator 窗口中選擇Create Block Design選項。

空白塊設(shè)計生成后，單擊中間的 + 符號，然后在出現(xiàn)的窗口的搜索欄中鍵入zynq 。雙擊彈出的ZYNQ7 處理系統(tǒng)選項，添加掛鉤以訪問在 FPGA 的可編程邏輯中物理實例化的 Zynq ARM 處理器。

一旦 Zynq 處理系統(tǒng) IP 模塊出現(xiàn)在模塊設(shè)計中，頂部將出現(xiàn)一個橫幅，其中包含 Run Block Automation 選項。單擊此鏈接，將出現(xiàn)一個窗口，指定運行塊自動化將執(zhí)行的操作。在這種情況下，它從第一步中安裝在 Vivado 中的電路板預(yù)設(shè)文件中應(yīng)用 Arty Z7-20 的電路板預(yù)設(shè)。單擊確定，然后等待塊自動化完成。

Zynq 處理系統(tǒng)的模塊自動化完成后，可以使用圖表左上角窗口中的Board選項卡將 Arty 板外設(shè)快速添加到模塊設(shè)計中（如下所示，窗口中的其他選項卡位于源、設(shè)計和信號）。

右鍵單擊要添加到模塊設(shè)計的每個所需外圍設(shè)備，然后選擇自動連接或連接板組件... （允許特定的 IP 選擇來連接外圍設(shè)備而不是自動連接選項）。

請注意，并非所有外設(shè)都可以添加到單個模塊設(shè)計中，因為其中一些外設(shè)需要訪問 FPGA 上的相同封裝引腳，并且如果沒有某種添加了多路復(fù)用電路 (RTL)。

作為一個基本的起點，我添加了系統(tǒng)時鐘、4 個 LED (LD0 - LD3)、2 個開關(guān) (SW0 - SW1)、4 個按鈕 (BTN0 - BTN3)、2 個 RGB LED (LD4 - LD5)，所有 Arduino屏蔽引腳 (0 - 41) 和 SPI 連接器 (J6)。選擇運行出現(xiàn)的所有連接自動化的選項，并在出現(xiàn)的窗口中為每個選項保留默認選擇，詳細說明運行連接自動化將執(zhí)行的操作。

連接所有內(nèi)容后，使用位于圖表頂部工具欄上的圓形箭頭按鈕重新生成布局（也就是使塊設(shè)計看起來漂亮且有條理）。之后，驗證設(shè)計以驗證沒有嚴重警告或錯誤（現(xiàn)在可以忽略常規(guī)級別的警告）。單擊位于圖表頂部工具欄上的帶有復(fù)選標(biāo)記的框的圖標(biāo)以運行驗證。

1 / 3 ?重新生成布局。

成功驗證后保存并關(guān)閉塊設(shè)計。

1 / 2 ?保存塊設(shè)計。

創(chuàng)建 HDL 包裝器

返回到Board選項卡所在的同一個小窗口中的Sources選項卡，您會在頂部看到塊設(shè)計文件。右鍵單擊它并選擇選項Create HDL Wrapper...這將創(chuàng)建將塊設(shè)計實例化到項目中的頂級 Verilog 文件。

選擇該選項以允許 Vivado 管理包裝器并自動對其進行更新。

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允許 Vivado 生成 HDL 包裝器并等待更新...文本從Sources選項卡的右上角消失。

運行綜合、實現(xiàn)和生成比特流

至此，設(shè)計已完成，可以進行綜合、布局和布線，并為其生成比特流。Synthesis 必須首先運行，因此從Flow Navigator窗口中選擇Run Synthesis或按 F6。

將出現(xiàn)一個窗口，指示即將啟動哪些綜合運行，在這種情況下，只有一個綜合要運行，因此將選項設(shè)置為默認值并單擊 OK。成功完成后，將出現(xiàn)一個對話框，詢問下一步要采取的操作。選擇Run Implementation選項對設(shè)計進行布局和布線，然后單擊 OK。將出現(xiàn)另一個窗口，指示即將啟動哪些實現(xiàn)運行，再次將選項設(shè)置為默認值，然后單擊確定。

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實施成功完成后，將出現(xiàn)另一個對話框，詢問下一步要采取的操作。選擇生成比特流的選項，然后單擊確定。再次，將選項設(shè)置為默認值，然后在隨后出現(xiàn)的窗口中單擊“確定”，指示將要啟動哪些運行以生成比特流。

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成功生成比特流后，選擇打開已實現(xiàn)設(shè)計的選項并查看 Arty Z7 的 FPGA 設(shè)計的最終結(jié)果。Package選項卡將概述哪些信號連接到哪些封裝引腳，Device選項卡將顯示 Block Design 中創(chuàng)建的設(shè)計使用了多少可編程邏輯。