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      電子發(fā)燒友網(wǎng)>電子資料下載>電子資料>高速ADC與FPGA的LVDS數(shù)據(jù)接口中避免時序誤差的設計考慮

      高速ADC與FPGA的LVDS數(shù)據(jù)接口中避免時序誤差的設計考慮

      2024-10-15 | pdf | 1.93MB | 次下載 | 免費

      資料介紹

      本應用筆記描述了設計ADC與FPGA之間LVDS接口的設計考慮因素。它還提供了有關(guān)LVDS數(shù)據(jù)標準的詳細信息。LVDS(低壓差分信號)和LVCMOS是更廣泛接受的ADC數(shù)字數(shù)據(jù)輸出標準。將LVDS數(shù)據(jù)捕捉到FPGA中的時序分析有利于使用ADC和FPGA接口進行設計的工程師。盡管本應用筆記分析了LVDS接口，但只需稍加修改，這種時序分析也可應用于其它差分標準。
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