如何設(shè)計(jì)適用于SoC片上系統(tǒng)的動(dòng)態(tài)補(bǔ)償與動(dòng)態(tài)偏置LDO

　　著便攜設(shè)備的廣泛應(yīng)用，計(jì)算機(jī)、通訊和汽車(chē)等行業(yè)的迅速發(fā)展，電源管理類(lèi)芯片技術(shù)不斷發(fā)展。與DC-DC開(kāi)關(guān)電壓轉(zhuǎn)換器相比，由于LDO具有成本低、電路結(jié)構(gòu)簡(jiǎn)單、占用芯片面積小、低噪聲和高紋波抑制能力等優(yōu)點(diǎn)成為了電源管理芯片中的重要一員。而隨著電子系統(tǒng)對(duì)電源要求的提高，傳統(tǒng)的LDO已不能滿(mǎn)足人們對(duì)芯片效率、噪聲、精度、瞬態(tài)性能等指標(biāo)的要求。因而，高性能LDO的研究成了電源管理芯片領(lǐng)域的研究熱點(diǎn)。

　　本文設(shè)計(jì)了一款動(dòng)態(tài)補(bǔ)償、動(dòng)態(tài)偏置、低靜態(tài)電流、高精度、高電源抑制比的LDO。首先，詳細(xì)分析LDO的關(guān)鍵性能指標(biāo)，重點(diǎn)分析LDO的電源抑制比PSRR和線(xiàn)性調(diào)整率，闡述各指標(biāo)間的折衷關(guān)系。然后，從頻率角度分析研究控制環(huán)路極零點(diǎn)及穩(wěn)定性補(bǔ)償方法。針對(duì)LDO控制環(huán)路穩(wěn)定性隨負(fù)載電流變化的特點(diǎn)，在分析已有動(dòng)態(tài)補(bǔ)償策略?xún)?yōu)缺點(diǎn)的基礎(chǔ)上給出一種新穎的動(dòng)態(tài)補(bǔ)償電路。這種補(bǔ)償電路能很好地跟蹤LDO輸出端極點(diǎn)隨負(fù)載電流的變化，從而使控制環(huán)路的穩(wěn)定性幾乎獨(dú)立于負(fù)載電流的變化。最后，為消除大功率管柵極相關(guān)寄生電容對(duì)環(huán)路穩(wěn)定性的影響，采用超級(jí)源極跟隨器作為誤差放大器之后的緩沖器，利用負(fù)反饋大大減小緩沖器輸出阻抗。為改善環(huán)路的瞬態(tài)響應(yīng)性能，設(shè)計(jì)了瞬態(tài)響應(yīng)增強(qiáng)電路。

　　本設(shè)計(jì)采用CSMC0.5um工藝，利用Cadence的EDA工具完成電路晶體管級(jí)設(shè)計(jì)、前仿、物理版圖設(shè)計(jì)和后仿，并完成流片測(cè)試，芯片面積為400um×650um。結(jié)果表明，本文設(shè)計(jì)的LDO工作電壓為3.5V～6.5V，輸出電壓為3.3V，在提供100mA負(fù)載電流情況下電壓差為200mV，負(fù)載瞬態(tài)變化時(shí)最大輸出電壓過(guò)沖為100mV，由電源電壓變化和負(fù)載變化引起的輸出電壓誤差分別為0.003％/V和0.005％/A，電源抑制比低頻時(shí)為80dB，1kHz時(shí)為50dB，整個(gè)電路的靜態(tài)電流約為34uA。上述結(jié)果表明該LDO基本達(dá)到設(shè)計(jì)指標(biāo)，而且本文采用的動(dòng)態(tài)補(bǔ)償方案亦適用于SoC片上LDO的設(shè)計(jì)。