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標(biāo)簽 > vhdl語言
VHDL 的英文全名是VHSIC Hardware Description Language(VHSIC硬件描述語言)。VHSIC是Very High Speed Integrated Circuit的縮寫,是20世紀(jì)80年代在美國國防部的資助下始創(chuàng)的,并最終導(dǎo)致了VHDL語言的出現(xiàn)。
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數(shù)字通信網(wǎng)中,幀同步是同步復(fù)接設(shè)備中最重要的部分,他包括幀同步碼的產(chǎn)生和幀同步碼的識(shí)別,其中接收端的幀同步識(shí)別電路的結(jié)構(gòu)對(duì)同步性能的影響是主要的。 1 工作原
此過程主要是用軟件來仿真你的設(shè)計(jì),看看結(jié)果是否符合你的設(shè)計(jì)要求 編譯好以后,打開波形編輯器,MAX PLUSII-Waveform Editor 載入端...
基于VHDL語言對(duì)高速A/D器件TLC5510控制的實(shí)現(xiàn)
--TLC5510 VHDL 控制程序 --文件名:TLC5510.vhd --功能:基于VHDL語言,實(shí)現(xiàn)對(duì)高速A/D器件TLC5510控制 --最后...
基于VHDL語言的智能撥號(hào)報(bào)警器的設(shè)計(jì)
基于VHDL語言的智能撥號(hào)報(bào)警器的設(shè)計(jì) 介紹了以EDA技術(shù)作為開發(fā)手段的智能撥號(hào)報(bào)警系統(tǒng)的實(shí)現(xiàn)。本系統(tǒng)基于VHDL語言,采用FPGA作為控制核心,實(shí)現(xiàn)...
2009-10-12 標(biāo)簽:VHDL語言 1292 0
用VHDL/VerilogHD語言開發(fā)PLD/FPGA的完整流程
用 VHDL /VerilogHD語言開發(fā)PLD/ FPGA 的完整流程為: 1.文本編輯:用任何文本編輯器都可以進(jìn)行,也可以用專用的HDL編輯環(huán)境。通...
今天我們將帶領(lǐng)大家完成你的第一個(gè)PLD設(shè)計(jì),即使你從沒有接觸過PLD,也可以讓你可以在十分種之內(nèi)初步學(xué)會(huì)PLD設(shè)計(jì)! 不信? 呵呵 我們慢慢往下看。 實(shí)...
基于FPGA和VHDL語言的多按鍵狀態(tài)識(shí)別系統(tǒng)
這里提出一種利用FPGA的I/0端口數(shù)多和可編程的特點(diǎn),采用VHDL語言的多按鍵狀態(tài)識(shí)別系統(tǒng),實(shí)現(xiàn)識(shí)別60個(gè)按鍵自由操作,并簡化MCU的控制信號(hào)。 ...
2010-08-25 標(biāo)簽:VHDL語言 1143 0
Timer測(cè)試方案 Timer測(cè)試平臺(tái)實(shí)現(xiàn) 測(cè)試平臺(tái)debug注意事項(xiàng)
IC驗(yàn)證,一般也稱“功能驗(yàn)證”,我們今天要講的,不是這個(gè),是它的簡化版:模塊測(cè)試,是設(shè)計(jì)工程師完成代碼設(shè)計(jì)后,需要自己做的這部分驗(yàn)證工作。IC驗(yàn)證,我們...
2023-07-14 標(biāo)簽:寄存器IC設(shè)計(jì)VHDL語言 821 0
模型機(jī)控制信號(hào)產(chǎn)生邏輯VHDL
模型機(jī)控制信號(hào)產(chǎn)生邏輯VHDL 引言: 隨著科技的發(fā)展,數(shù)字系統(tǒng)的設(shè)計(jì)越來越重要。在數(shù)字系統(tǒng)設(shè)計(jì)的過程中,模型機(jī)控制信號(hào)的產(chǎn)生邏輯是一個(gè)非常重要的方面。...
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