?算法FPGA實現(xiàn) - 導頻疊加OFDM同步方法的FPGA實現(xiàn)

　　FPGA實現(xiàn)框圖如圖3所示，數(shù)據(jù)序列通過讀寫寄存器與已知事先存儲的PN序列進行相關(guān)運算，讀寫寄存器是雙端的128×16位RAM，PN序列參考IEEE802.11a長訓練符號同步序列(N=52)，這里采用128個采樣點，即

　　PN={1，1，-1，-1，1，1，-1，1，-1，1，1，1，1，1，1，-1，……1，1，1，1}

　　這128位相關(guān)性極強的一系列數(shù)據(jù)，按地址位編輯成后綴為*mif文件，一旦上電啟動就寫入ROM中，讀地址在讀取RAM的數(shù)據(jù)時同時也就能依次讀出ROM數(shù)據(jù)，然后做兩者的相關(guān)運算，兩路信號經(jīng)過相關(guān)運算送到下一級求其共軛，共軛結(jié)果與后來的輸入延時128位的復數(shù)數(shù)據(jù)再一一相乘，然后進入求移位相關(guān)峰的最大值模塊。若連續(xù)出現(xiàn)若干個最大峰值，Controler的標志位置高，表明系統(tǒng)可以進行解調(diào)處理或者FFT。另外，系統(tǒng)的使能和清零信號也由Controler產(chǎn)生。

　　PN序列和包含在每個符號中的PN序列求相關(guān)后在符號的邊界處會出現(xiàn)第一次峰值，再經(jīng)過和延時的數(shù)據(jù)相乘后出現(xiàn)更大的峰值，這個峰值進入移位相關(guān)峰的最大值模塊中，連續(xù)出現(xiàn)的峰值就能確定符號同步，虛部與實部比值得出的相位角數(shù)值可以查對應的表從而得到頻偏估計值，提供頻率補償?shù)膮⒖贾?。在實際的運用中選取長的PN序列能獲得精確的同步，但是這太浪費帶寬和發(fā)射功率，所以在選取一定長度的訓練符時既妻考慮同步的精確度也要考慮系統(tǒng)成本。經(jīng)過QuartusⅡ8.0工具的設(shè)計、編譯、綜合等一系列步驟細同步系統(tǒng)融合成一塊整體模塊，如圖4所示。

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　　圖5是截取部分的仿真波形，clk輸入時鐘周期是0.10ns，從系統(tǒng)執(zhí)行運算13.45ns開始到26.25 ns正好是128個時鐘周期，所以此間的comp輸出相關(guān)峰幅度的最大值即是數(shù)據(jù)解調(diào)的臨界點，ar8是對應輸出相關(guān)峰頻偏的數(shù)值。該電路的工作頻率為206.10MHz。

　　3 結(jié)論

　　上述FPGA實現(xiàn)的是基于數(shù)據(jù)符號的OFDM系統(tǒng)同步算法，采用Altera公司的芯片EP1S25F102015進行試驗仿真，通?？?a target="_blank">編程邏輯芯片都能提供大容量邏輯單元和存儲單元，因此芯片預留資源都是比較有富余的，考慮信號處理的實性行和可靠性就是我們關(guān)注的重點，當然成本也是我們考慮的一個因素，與此同時我們也要考慮電路的設(shè)計復雜程度，因為它也要影響數(shù)據(jù)處理的速度。