HDTV接收機(jī)中Viterbi譯碼器的FPGA實(shí)現(xiàn)

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　　數(shù)字電視地面廣播編碼正交頻分復(fù)用COFDM傳輸系統(tǒng)以其較強(qiáng)的抗多徑干擾性能、易于實(shí)現(xiàn)移動接收等優(yōu)點(diǎn)在HDTV的研究中占有很重要的地位。而COFDM系統(tǒng)中編、解碼技術(shù)是影響系統(tǒng)性能的一個重要因素。本文正是基于一種最大似然譯碼--Viterbi VB譯碼算法思想，從FPGA實(shí)現(xiàn)的角度探討在COFDM系統(tǒng)中內(nèi)碼(收縮卷積碼)的解碼。

　　1 設(shè)計(jì)算法簡述

　　在HDTV地面廣播COFDM系統(tǒng)中，所用內(nèi)碼為收縮卷積碼，除1/2主碼率外，還有2/3、3/4、5/6、7/8碼率的卷積編碼。在實(shí)際的傳輸信道中，噪聲一般是加性高斯白噪聲(AWGN)，輸入AWGN信道的是二進(jìn)制信號序列。為了充分利用信道輸出信號的信息，提高傳輸系統(tǒng)譯碼的可靠性，首先把信道的輸出信號量化，將Q電平量化序列輸入Viterbi譯碼器，因此本文采用的VB譯碼算法為軟判決譯碼算法。

　　1.1 主碼率1/2的卷積碼編碼

　　目前，在國際衛(wèi)星通信和很多通信系統(tǒng)中，(2，1，6)碼是首選的使用VB譯碼的標(biāo)準(zhǔn)卷積碼。由于該碼能使誤碼率達(dá)到最小，且能克服相位誤差，所以在HDTV地面廣播COFDM傳輸系統(tǒng)中，內(nèi)碼采用(2，1，6)碼，它的子生成元為(171，133)，均為八進(jìn)制。對應(yīng)的生成多項(xiàng)式G D=1+D+D2+D3+D6 1+D2+D3+D5+D6 df=10。其編碼器的實(shí)現(xiàn)框圖如圖1。

　　由于(2，1，6)碼有64個狀態(tài)，為直觀起見，采用列表的方法來表述它的籬笆圖，如表1所示。

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　　1.2 收縮卷積碼的實(shí)現(xiàn)

　　為了實(shí)現(xiàn)多碼率傳輸，在提高碼率的情況下不致使譯碼器的復(fù)雜性增加，在本設(shè)計(jì)中對(2，1，6)碼進(jìn)行增信刪余(Puncctured)。如圖1所示，在經(jīng)上述編碼后，對輸出碼字中的特定位置予以刪除。這樣可以產(chǎn)生碼率為2/3、3/4、5/6、7/8的較高碼率的卷積碼。

　　1.3 維特比譯碼算法簡述

　　Viterbi VB譯碼算法是一種最大似然譯碼算法。在收端的譯碼過程中，根據(jù)對接收碼元處理方式的不同，分為硬判決和軟判決譯碼。在同一譯碼算法下，雖然硬判決譯碼較軟判決譯碼簡單而易于實(shí)現(xiàn)，但在性能上要損失2～3dB。因此本文的FPGA實(shí)現(xiàn)是基于軟判決來討論的。具體算法如下：

　　(1)從某一時間單位j=m開始，對進(jìn)入每一狀態(tài)的所有長為j段分支的部分路徑，計(jì)算部分路徑度量。對64態(tài)的每個狀態(tài)，挑選并儲存一條有最大度量的部分路徑及部分度量值作為留選路徑。

　　(2)j增加1，把此時刻進(jìn)入每一狀態(tài)的所有分支度量與同這些分支相連的前一時刻的留選路徑的度量相加，得到此時刻進(jìn)入每一狀態(tài)的留選路徑，加以存儲并刪去其它所有路徑。

　　(3)為了在FPGA 設(shè)計(jì)中達(dá)到較高的時鐘速度，本文在判決和輸出路徑寄存器的信息時，把所有64個路徑寄存器的第一段信息元取出，按大數(shù)判決準(zhǔn)則輸出第一段信息元。

　　2 維特比譯碼的FPGA實(shí)現(xiàn)

　　本文是在Altera公司推出的Quartus電路仿真環(huán)境中，采用AHDL語言和原理圖仿真相結(jié)合的方法來完成VB譯碼器的FPGA實(shí)現(xiàn)。

　　2.1 譯碼器的整體實(shí)現(xiàn)方案

　　譯碼器的整體方案如圖2所示。

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　　發(fā)端的數(shù)據(jù)經(jīng)由信道傳輸過來，經(jīng)過同步和信道估計(jì)，根據(jù)CSI信息對數(shù)據(jù)進(jìn)行維特比量化，將量化后的信息解內(nèi)交織后送入維特比解碼單元。

　　接收到前端的碼字后，首先須在發(fā)端的刪除位置上填充特定的虛假碼元，這一功能由Depuncture單元來完成。并由該單元產(chǎn)生量度計(jì)算禁止脈沖，送入主譯碼器，使譯碼器在譯碼時禁止對這些碼元作量度計(jì)算。

　　主譯碼器的譯碼輸出送到誤碼率監(jiān)控單元，通過對誤碼率的統(tǒng)計(jì)來判定數(shù)據(jù)是否為同步接收，同時將該信息送入自同步監(jiān)控單元，以供調(diào)整同步使用。當(dāng)整個譯碼系統(tǒng)同步后，將輸出一同步標(biāo)識，表示系統(tǒng)已經(jīng)同步，同時通過同步單元維持同步態(tài)。

　　2.2 譯碼器分模塊的實(shí)現(xiàn)

　　2.2.1 R=1/2的維特比譯碼模塊

　　根據(jù)上述VB算法，對于一個軟判決譯碼器，應(yīng)具備以下幾部分：

　　(1)度量值寄存器：用來存儲各路徑的度量值。其前級還應(yīng)有一狀態(tài)發(fā)生器，產(chǎn)生64個狀態(tài)和分支值。

　　(2)累加器、比較器和判決器。分別用來進(jìn)行軟距離的累加，比較各路徑度量值的大小并選擇輸出信息元的值。

　　(3)路徑寄存器：用來存儲幸存路徑。

　　模塊設(shè)計(jì)如圖3示。

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　　分支度量值計(jì)算部分，首先根據(jù)接收的軟判決信息計(jì)算出每一時刻各分支度量值，在Depuncture模塊輸出禁止脈沖的位置不能進(jìn)行度量值運(yùn)算。將該結(jié)果送入加比選電路，由表1所得的各狀態(tài)間轉(zhuǎn)移時的輸出分別累加分支度量，并利用比較和選擇電路得到留選路徑，把此信息送入路徑寄存器。當(dāng)路徑寄存器中64個狀態(tài)的路徑度量相等時，經(jīng)過大數(shù)判決電路輸出譯碼信息，送入下級的誤碼監(jiān)控和自同步電路。