JEDEC即將發(fā)布首個(gè)3D IC接口標(biāo)準(zhǔn)

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　　繼今年稍早宣布投入開發(fā) 3D IC 標(biāo)準(zhǔn)后， JEDEC 表示，最快今年12月底或明年一月初，將可公布首個(gè) 3D IC 接口標(biāo)準(zhǔn)。

　　在GSA的3D IC工作小組于上周舉行的會(huì)議中，英特爾(Intel)的Ken Shoemaker介紹了關(guān)于 WideIO 內(nèi)存規(guī)格在電子和機(jī)械接口方面的細(xì)節(jié)。

　　JEDEC已開始釋出3D IC標(biāo)準(zhǔn)──在2009年11月，該機(jī)構(gòu)便公布了針對(duì)采用硅穿孔(TSV)技術(shù)的3D芯片堆棧所制定的JEP158標(biāo)準(zhǔn)。而即將問世的WideIO標(biāo)準(zhǔn)，看來似乎可望在SEMI、Sematech和Si2等推動(dòng)3D IC標(biāo)準(zhǔn)的競(jìng)賽中取得領(lǐng)先。

　　業(yè)界人士普遍認(rèn)為，LPDDR2的頻寬會(huì)在WideIO內(nèi)存商用化以前便遭市場(chǎng)淘汰。而在此期間，預(yù)計(jì)LPDDR3 (即LPDDR2的下一代版本)將可支持更高的操作頻率，并提供比LPDDR2更低的功耗，以填補(bǔ)此一差距。800MHz的LPDDR3要比533MHz的LPDDR2多出50%以上的頻寬，但其接腳數(shù)卻與LPDDR2相當(dāng)。

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　　圖1：WideIO的市場(chǎng)定位。

　　WideIO是由JEDEC工作小組JC42.6于2008年12月著手開發(fā)，主要是針對(duì)當(dāng)前在同一封裝中整合邏輯和DRAM，以降低互連電容的3D標(biāo)準(zhǔn)所開發(fā)。即將公布的規(guī)格定義了最多4個(gè)晶粒堆棧而成的內(nèi)存立方體，可連接邏輯SoC，最大封裝尺寸為10x10x1mm。

　　針對(duì)WideIO的JC42.6規(guī)范了邏輯到內(nèi)存接口(logic to memory interface, LMI)，是由JEDEC旗下JC42.6 (Low Power DRAM)和JC11兩個(gè)委員會(huì)所共同制定，其中JC11主要負(fù)責(zé)芯片封裝的機(jī)械標(biāo)準(zhǔn)部份。在內(nèi)存邏輯和內(nèi)存之間的機(jī)械接口一般稱之為微型圓柱門陣列(Micro Pillar Gate Array, MPGA)鏈接。

　　至于邏輯和內(nèi)存之間的互連方式則并未指定，可以是微凸塊或微型圓柱(micro pillars)等。該標(biāo)準(zhǔn)還規(guī)范了用于測(cè)試互連連續(xù)性的邊界掃描、后組裝階段的直接存取內(nèi)存測(cè)試、內(nèi)存芯片中的熱傳感器位置，以及芯片到芯片間接口的精確機(jī)械布局等。

　　此一標(biāo)準(zhǔn)并未指定內(nèi)存到邏輯的互連設(shè)計(jì)或組裝方法。同時(shí)無論在內(nèi)存或邏輯芯片上，也都并未針對(duì)TSV的尺寸及位置指定互連的精確位置。另外，內(nèi)存和邏輯芯片的厚度、組裝方法和后組裝測(cè)試方法也都未指定。