關(guān)于pcb高速線路的布線問(wèn)題

1?關(guān)于高速差分信號(hào)布線

問(wèn)：在pcb上靠近平行走高速差分信號(hào)線對(duì)的時(shí)候，在阻抗匹配的情況下，由于兩線的相互耦合，會(huì)帶來(lái)很多好處。但是有觀點(diǎn)認(rèn)為這樣會(huì)增大信號(hào)的衰減，影響傳輸距離。是不是這樣，為什么？在一些大公司的評(píng)估板上看到高速布線有的盡量靠近且平行，而有的卻有意的使兩線距離忽遠(yuǎn)忽近，我不懂那一種效果更好。我們產(chǎn)品的信號(hào)1GHz左右，阻抗要求為50歐姆。在用軟件計(jì)算時(shí)，差分線對(duì)也是以50歐姆來(lái)計(jì)算嗎？還是以100歐姆來(lái)算？接收端差分線對(duì)之間可否加一匹配電阻？謝謝！

答：會(huì)使高頻信號(hào)能量衰減的原因一是導(dǎo)體本身的conductor loss,?包括skin effect,?另一是dielectric loss。這兩種因子在電磁理論分析transmission line effect時(shí),?可看出他們對(duì)信號(hào)衰減的影響程度。差分線的耦合是會(huì)影響各自的特性阻抗,?變的較小,?根據(jù)分壓原理這會(huì)使信號(hào)源送到線上的電壓小一點(diǎn)。至于,?因耦合而使信號(hào)衰減的理論分析我并沒(méi)有看過(guò),?所以我無(wú)法評(píng)論。對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗的值,?此值是設(shè)計(jì)差分對(duì)的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴Ｈ魞删€忽遠(yuǎn)忽近,?差分阻抗就會(huì)不一致,?就會(huì)影響SI及timing delay。

差分阻抗的計(jì)算是?2(Z11 - Z12),?其中, Z11是走線本身的特性阻抗, Z12是兩條差分線間因?yàn)轳詈隙a(chǎn)生的阻抗,?與線距有關(guān)。至于差分按50ohm來(lái)計(jì)算還是100ohm來(lái)計(jì)算這個(gè)問(wèn)題，其實(shí)很簡(jiǎn)單，主要是看你的總線或者是設(shè)計(jì)平臺(tái)的要求，比如，一般情況下USB2.0的阻抗要求為90ohm，而SATA的阻抗要求是100ohm，像Intel的X86的主板要求又有點(diǎn)不一樣。所以這都要依實(shí)際情況而定。至于如何計(jì)算的話，可用仿真軟件算出來(lái)。最常使用的就是Polar SI9000。

2?問(wèn)：要提高抗干擾性，除了模擬地和數(shù)字地分開(kāi)只在電源一點(diǎn)連接，加粗地線和電源線外，希望專家給一些好的意見(jiàn)和建議！

答：除了地要分開(kāi)隔離外,?也要注意模擬電路部分的電源,?如果跟數(shù)字電路共享電源,?最好要加濾波線路。另外,?數(shù)字信號(hào)和模擬信號(hào)不要有交錯(cuò),?尤其不要跨過(guò)分割地的地方(moat)。

3?關(guān)于高速PCB設(shè)計(jì)中信號(hào)層空白區(qū)域敷銅接地問(wèn)題

問(wèn)：在高速PCB設(shè)計(jì)中，信號(hào)層的空白區(qū)域可以敷銅，那么多個(gè)信號(hào)層的敷銅是都接地好呢，還是一半接地，一半接電源好呢？

答：一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號(hào)線旁敷銅時(shí)要注意敷銅與信號(hào)線的距離，因?yàn)樗蟮你~會(huì)降低一點(diǎn)走線的特性阻抗。也要注意不要影響到它層的特?性阻抗，例如在帶狀線的結(jié)構(gòu)時(shí)。

4?高速信號(hào)線的匹配問(wèn)題

問(wèn)：在高速板layour，為什么要求高速信號(hào)線(如cpu數(shù)據(jù)，地址信號(hào)線）要匹配??如果不匹配會(huì)帶來(lái)什么隱患？其匹配的長(zhǎng)度范圍（既信號(hào)線的時(shí)滯差）是由什么因素決定的，怎樣計(jì)算？

答：要求走線特性阻抗匹配的主要原因是要避免transmission line effect所引起的reflection影響到SI和flight time。也就是說(shuō)如果不匹配，則信號(hào)會(huì)被反射影響其質(zhì)量。所有走線的長(zhǎng)度范圍都是根據(jù)timing的要求所訂出來(lái)的。影響信號(hào)延遲時(shí)間的因素很多，走線長(zhǎng)度只是其一。某些信號(hào)線長(zhǎng)度要在某個(gè)范圍就是根據(jù)該信號(hào)所用的傳輸模式(common clock或source synchronous)下算得的timing margin，然后再確定走線長(zhǎng)度的允許誤差。

5?在高速設(shè)計(jì)中，如何解決信號(hào)的完整性問(wèn)題？

答：信號(hào)完整性基本上是阻抗匹配的問(wèn)題。而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和output impedance，走線的特性阻抗，負(fù)載端的特性，topology等。解決的方式是靠termination與調(diào)整走線的拓樸。

6?如何處理實(shí)際布線中的一些理論沖突的問(wèn)題

問(wèn)：在實(shí)際布線中，很多理論是相互沖突的；例如：?a?處理多個(gè)模/數(shù)地的接法：理論上是應(yīng)該相互隔離的，但在實(shí)際的小型化、高密度布線中，由于空間的局限或者絕對(duì)的隔離會(huì)導(dǎo)致小信號(hào)模擬地走線過(guò)長(zhǎng)，很難實(shí)現(xiàn)理論的接法。我的做法是：將模/數(shù)功能模塊的地分割成一個(gè)完整的孤島，該功能模塊的模/數(shù)地都連接在這一個(gè)孤島上。再通過(guò)溝道讓孤島和“大”地連接。不知這種做法是否正確？?b?理論上晶振與CPU的連線應(yīng)該盡量短，由于結(jié)構(gòu)布局的原因，晶振與CPU的連線比較長(zhǎng)、比較細(xì)，因此受到了干擾，工作不穩(wěn)定，這時(shí)如何從布線解決這個(gè)問(wèn)題？諸如此類的問(wèn)題還有很多，尤其是高速PCB布線中考慮EMC、EMI問(wèn)題，有很多沖突，很是頭痛，請(qǐng)問(wèn)如何解決這些沖突？多謝！

答：a.?基本上,?將模/數(shù)地分割隔離是對(duì)的。要注意的是信號(hào)走線盡量不要跨過(guò)有分割的?地方(moat),?還有不要讓電源和信號(hào)的回流電流路徑(returning current path)變太大。?b.?晶振是模擬的正反饋振蕩電路,?要有穩(wěn)定的振蕩信號(hào),?必須滿足loop gain與phase的規(guī)范,?而這模擬信號(hào)的振蕩規(guī)范很容易受到干擾,?即使加ground guard traces可能也無(wú)法完全隔離干擾。而且離的太遠(yuǎn),?地平面上的噪聲也會(huì)影響正反饋振蕩電路。所以,?一定要將晶振和芯片的距離進(jìn)可能靠近。?c.?確實(shí)高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電阻電容或ferrite bead,?不能造成信號(hào)的一些電氣特性不符合規(guī)范。所以,?最好先用安排走線和PCB疊層的技巧來(lái)解決或減少EMI的問(wèn)題,?如高速信號(hào)走內(nèi)層。最后才用電阻電容或ferrite bead的方式,?以降低對(duì)信號(hào)的傷害。

編輯：黃飛

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