5nm的晶體管會(huì)是什么樣？

　　現(xiàn)在，芯片制造商在14/16nmFinfet制程的競(jìng)爭(zhēng)進(jìn)入了白熱化階段，而下一階段的10nm和7nm的角逐也進(jìn)入了預(yù)熱階段。與此同時(shí)，業(yè)界也正在推動(dòng)工藝制程走向5nm。

　　TSMC表示，他們希望在2020年推出其5nm的工藝，而三星、格羅方德和英特爾也都在這個(gè)節(jié)點(diǎn)上投入了大量的金錢進(jìn)行研發(fā)。

　　但我們可以明確知道的是，在5nm的時(shí)候，芯片制造商會(huì)面臨很多未知的挑戰(zhàn)。最基本的一點(diǎn)，我們連5nm真正到來(lái)時(shí)間和具體規(guī)格都沒(méi)能確定。更不用說(shuō)可能面對(duì)的技術(shù)和經(jīng)濟(jì)方面的挑戰(zhàn)。退一萬(wàn)步，就算5nm真的確定下來(lái)，按照目前的演進(jìn)，最終也就是只有幾家公司能夠承擔(dān)起5nm制程的高昂費(fèi)用。

　　“我目前的想法是5nm是會(huì)實(shí)現(xiàn)，但是直到2020年前，我們都不會(huì)看到大批量的投產(chǎn)”，Gartner的分析師Bob Johnson表示。如果你問(wèn)我真正的量產(chǎn)時(shí)間，我覺(jué)得這個(gè)時(shí)間會(huì)是2021或者20222年，Bob補(bǔ)充說(shuō)。

　　根據(jù)Bob的觀點(diǎn)，設(shè)計(jì)一個(gè)可用的5nm SoC的成本會(huì)達(dá)到5億美元，對(duì)比于7nm SoC的2.71億美元，成本基本翻了一番。

　　和28nm 的平面型器件相比，更是天價(jià)，前者的價(jià)格是后者的9倍。

　　對(duì)于那些想把制程推進(jìn)到5nm的企業(yè)來(lái)說(shuō)，他們只有兩個(gè)選擇，一個(gè)是FinFet，另一個(gè)是橫向的gate-all-around FET。

　　Gate-all-around （GAA），有時(shí)候被稱作橫向納米線場(chǎng)效應(yīng)管。這是一個(gè)周邊環(huán)繞著gate的FinFet。

　　實(shí)際上，業(yè)界也圍繞GAA上做了很多功夫。

　　按照Intel架構(gòu)和集成方面的資深Fellow Mark Bohr的觀點(diǎn)，GAA晶體管能夠提供比FinFet更好的靜電特性，這個(gè)可滿足某些柵極寬度的需求。

　　但業(yè)界關(guān)于GAA的討論還沒(méi)有定性，因?yàn)檫€有些廠商考慮在5nm的時(shí)候使用FinFET。

　　除了架構(gòu)之外，5nm還要面臨的一個(gè)挑戰(zhàn)就是市場(chǎng)的容量問(wèn)題。5nm的投資回報(bào)比也是業(yè)界顧慮的一個(gè)因素。Bobr方面認(rèn)為， 5nm的世代是會(huì)出現(xiàn)，且會(huì)覆蓋很多類型的產(chǎn)品。

　　就目前情況看來(lái)，盡管Fab廠面臨的挑戰(zhàn)比較多，但GAA引起的爭(zhēng)議還是比較大的。因?yàn)樗鼤?huì)給patterns， gates， 納米線和內(nèi)部連接帶來(lái)極大的挑戰(zhàn)。除此之外，制程控制對(duì)晶圓廠來(lái)說(shuō)也是一個(gè)噩夢(mèng)。當(dāng)然，如何平衡GAA Fet的成本也是很關(guān)鍵的。

　　為了幫助業(yè)界了解更多關(guān)于GAA Fet的細(xì)節(jié)，我們特意帶大家去了解一下這個(gè)基本的制程流程和這個(gè)技術(shù)將會(huì)面臨的挑戰(zhàn)。另外，我們還會(huì)帶大家去關(guān)注以下未來(lái)的設(shè)備，例如omplementaryFETs和垂直納米線。

　　Gate-all-around是什么？

　　現(xiàn)在的業(yè)界在FinFet上的競(jìng)爭(zhēng)已經(jīng)進(jìn)入了白熱化階段，但是他們當(dāng)中沒(méi)有一個(gè)能夠取得領(lǐng)先位置。

　　例如在邏輯器件里面，其甜蜜節(jié)點(diǎn)依然是40nm和28nm這兩個(gè)平面節(jié)點(diǎn)。

　　很多晶圓廠最近在28nm的營(yíng)收表現(xiàn)甚至出現(xiàn)了很大幅度的攀升，尤其是在通信那塊。UMC的CEO顏博文表示。在UMC最近的一個(gè)電話會(huì)議里面，他提到UMC的28nm產(chǎn)線的使用率在2016年第三季度上升到90%，較前一季度的70%有了很大的提升，他補(bǔ)充說(shuō)。

　　高端市場(chǎng)持續(xù)升溫。

　　制程從22nm到16nm/14nm演變的過(guò)程中，芯片制造商的晶體管從平面型進(jìn)化到FinFet，其中最大的一個(gè)原因就是FinFet可以解決平面型設(shè)備的短溝道問(wèn)題。在FinFet的時(shí)候，通過(guò)在Fin的三面環(huán)繞gate，可以達(dá)到很好的控制電流的效果。最后，F(xiàn)inFET終于走進(jìn)了主流。

　　三星的晶圓市場(chǎng)高級(jí)經(jīng)理Kelvin Low表示，在7nm前，我們已經(jīng)看到了挑戰(zhàn)。我們傾向于在縮小CPP的時(shí)候提高Vcc（工作電壓），但我們認(rèn)為我們?cè)?nm的CPP尺寸面臨了很大的挑戰(zhàn)。因此我們認(rèn)為這需要不一樣的設(shè)備結(jié)構(gòu)和不同的技術(shù)去滿足這種需求。

　　此外，內(nèi)部銅導(dǎo)線在現(xiàn)在的節(jié)點(diǎn)變得越來(lái)越緊湊，這就提高了芯片的RC延遲，我們希望RC延遲得到很好的蓋上，Low表示。

　　根據(jù)主流的觀點(diǎn)，他們認(rèn)為FinFet是可以擴(kuò)展到5nm的，雖然這需要一些新的溝道材料的支持，例如為 pMOS注入SiGe。

　　應(yīng)用材料的策略規(guī)劃主管Mike Chudzik表示，這樣做可以不但可以讓你獲得想要的性能，還不需要縮小fin的高度。但實(shí)際上，這樣做是不允許你去縮小的柵極長(zhǎng)度，但改善了移動(dòng)性。

　　一旦fin的寬度到了5nm，F(xiàn)inFet就會(huì)失去動(dòng)力。

　　“你可以縮小你的fin，但你會(huì)發(fā)現(xiàn)，你會(huì)受到量子限制，在你的fin變窄的時(shí)候，你的能帶隙會(huì)提升，然后你的閾值電壓就會(huì)發(fā)生漂移”，Chudzik說(shuō)。

　　這就是為什么芯片制造商對(duì)GAA產(chǎn)生興趣，GAA比我們現(xiàn)在做的所有東西都要復(fù)雜，但對(duì)于FinFet來(lái)說(shuō)，這是一個(gè)自然進(jìn)化。Lam Research.的CTO和高級(jí)VP Dave Hemker表示。

　　從表面上看，GAA和柵極夾雜在源極和漏極之間的MOSFET很類似。另外，GAA 同樣包含了Finfet，但和目前fin是垂直使用的Finfet不同，GAA的Finfet是在旁邊。

　　GAA Fet包含了三個(gè)或者更多的納米線，形成溝道的納米線懸空且從源極跨到漏極。其尺寸是驚人的。IMEC最近介紹的一個(gè)GAA fet的納米線只有8nm直徑。

　　控制電流流動(dòng)的HKMG架構(gòu)能夠填補(bǔ)源極和漏極之間的差距。

　　于是，問(wèn)題已經(jīng)很清晰了，我們?yōu)槭裁葱枰狦AA。

　　“實(shí)際上，我認(rèn)為在其在靜電學(xué)上面的性能是不夠優(yōu)越的”，應(yīng)用材料的Chudzid表示。你對(duì)GAA抱有期望是因?yàn)槠淇勺冃砸约捌淇勺兊男阅堋?/p>

　　Coventor的CTO DavidFried也認(rèn)同這個(gè)觀點(diǎn)。