5nm的時候，芯片制造商有兩種方案選擇 - 5nm的晶體管會是什么樣？

　　他表示，從FinFet向GAA的轉(zhuǎn)變并不會有很大的優(yōu)勢，當(dāng)中你只是獲得了對晶體管靜電性能控制的提升。

　　Fried也指出，GAA最大的提升在于縮小了柵極寬度。這樣你就可以得到一個全環(huán)繞和一點的靜電性能的控制。當(dāng)然，gate的縮小是必不可少的。

　　由于每個技術(shù)都有優(yōu)缺點，現(xiàn)在讓你選擇5nm的架構(gòu)，相信你心里已經(jīng)有了答案。

　　芯片制造商也面臨艱難的決定。

　　“未來將會有兩個、三個甚至更多的Finfet節(jié)點，未來是否替換材料也是一個問題，是否選擇水平納米線也是一個關(guān)鍵”。Lam的Hemker表示。但晶體管是不變的，但問題的關(guān)鍵是你是否能獲得你想要的尺寸而已。

　　當(dāng)然，在5nm的時候，你還可以有其他的而選擇，例如2.5D堆棧的die，3D的設(shè)備和其他等等。

　　制造gate-all-around

　　制造GAA fet的方法有很多種，一個簡單的方法是，芯片商在pFET和 nFET架構(gòu)的溝道材料商做個選擇。如在pFET 上選硅， Ge或者SiGe，在nFET上選硅、SiGe、Ge或者三五族材料。

　　Ge和三五族材料的遷移特性比硅高，但這些特殊材料面臨缺陷和可靠性的問題。因此一個簡單的做法是使用Si或者SiGe。硅鍺對比于鍺和三五族半導(dǎo)體，其優(yōu)勢是很明顯的。IMEC的邏輯設(shè)備和集成主管Dan Mocuta表示。

　　恰當(dāng)?shù)睦樱?/p>

　　IMEC的GAA制程是通過在CMOS襯底上部形成一個超結(jié)晶格子結(jié)構(gòu)，IMEC的超結(jié)晶格子結(jié)構(gòu)是一個方形的架構(gòu)，其包含了一個交互堆棧的Si和SiGe層。理想情況下，一個堆棧會包含三層的SiGe和三層的硅。

　　制造一個FinFET

　　一旦超晶格堆棧開發(fā)完成，F(xiàn)inFet就已經(jīng)形成了。

　　在GAA里，F(xiàn)in是在側(cè)邊的。當(dāng)然，制程步驟和傳統(tǒng)的FinFet是一樣的。從一個離子注入機(jī)使用傳統(tǒng)的摻雜技術(shù)，就會在超晶格方形堆棧的頂部形成了源極和漏極。源極會在堆棧的一端形成，漏極則會在另一端完成。

　　在這個步驟之后，頂部的超晶結(jié)構(gòu)則會以字母H的形式pattern。在經(jīng)過了幾道光刻和刻蝕之后，這個結(jié)構(gòu)就會和字母H很像，而這個H形狀的圖案是平躺的。

　　類似H圖案的兩個高層結(jié)構(gòu)物分居兩端，分別充當(dāng)源極和漏極，中段就是fin的一部分。

　　在這過程中也會面臨一些挑戰(zhàn)。例如在pattern的時候，現(xiàn)在有兩個光刻的選擇，EUV光刻和193nm 沉浸式光刻。EUV和沉浸式光刻在5nm的時候都需要多多層的pattern。

　　盡管業(yè)界希望在7nm和5nm的時候使用EUV，減少pattern的步驟，但是在5nm的時候，芯片制造商是可以選用這兩種方案的。

　　“沒有EUV，Mask會爆增，但有了EUV，Mask就可以減少了，從而降低成本”，三星的Low表示。

　　但目前看來，EUV還是沒有量產(chǎn)，因為它在光源、光刻膠和Mask方面都面臨挑戰(zhàn)。

　　現(xiàn)在，ASML最新版本的EUV光刻機(jī)NXE:3350B已經(jīng)出貨了，這個13.5nm波長工具有一個0.33的數(shù)值孔徑和16nm間距的分辨率。

　　ASML同樣也將其光刻機(jī)的功率從80瓦特提升到125瓦。這就會將晶圓的產(chǎn)量從55、65片每小時提升到85片每小時。除此之外，ASML的新一代產(chǎn)品NEX:3400B也準(zhǔn)備好了，這個針對5nm的產(chǎn)品擁有13nm的分辨率。

　　ASML打算在今年或者明年推出一款兩百瓦甚至更高瓦數(shù)的設(shè)備。但是芯片制造商則希望和以前一樣，能夠拿到250瓦的設(shè)備，這樣就可以將其產(chǎn)能提高到最大。那就是125片每小時。

　　“為了讓EUV滿足我們的需求，我們還有很多的工作要做”，GlobalFoundries的技術(shù)研究高級主管和高級fellow表示。

　　芯片制造商同樣希望EUV抗蝕劑能讓其pattern的間距在30nm以下。

　　“如果抗蝕劑的靈敏度每平方厘米有20焦耳的話，那么這個花費就和沉浸式的三倍pattern差不多”，Levinson表示。

　　“基于目前的數(shù)據(jù)，20焦耳是可以達(dá)到的，在7nm的時候，30焦耳也是沒問題的。這并沒有給我們帶來類似于沉浸式三倍pattern的花費。但使用EUV還是有其他優(yōu)勢的，在7nm的時候選擇EUV是非常正確的”，他補充說。

　　制造納米線

　　下一步可能就是GAA面臨的最大挑戰(zhàn)，那就是制造納米線。

　　在pattern之后，如上文所述，形似H的結(jié)構(gòu)兩端分別代表源極和漏極，我們就得在中段制造納米線。

　　在這個步驟，IMEC和其他供應(yīng)商已經(jīng)開發(fā)出一個可替代的金屬柵極工藝。一開始，中間段是一個包含了交替堆棧硅和硅鍺層的超晶格結(jié)構(gòu)。

　　使用可替代工藝，目標(biāo)就是把交替層中的SiGe層移除，這樣就會只剩下硅層，且在硅層之間留下了一個空間?；旧蟻碚f，每一個硅層就形成了納米線的基礎(chǔ)，每個納米線在SiGe的“壓迫”之下，會提升溝道的移動性。

　　理想情況下，一個設(shè)備會有三層獨立的納米線，每個納米線都在一個水平方向運行。同時每個納米線都是懸空且從源極穿到漏極。

　　基本上，這三層納米線相互之間是放置在頂部的（頂部、中部和頂部），同時納米線是有分割空間分開的，互相也不會碰到。

　　在柵極替換過程中，芯片制造商使用一個刻蝕工具去移除材料。但傳統(tǒng)的刻蝕工具在GAA上可能達(dá)不到想要的尺寸。

　　挑戰(zhàn)就是在15挨（1挨等于0.1nm）甚至更小的間隙里移除硅鍺，且在移除硅鍺的過程中，不能干擾到設(shè)備的其他部分。

　　在這個過程中，芯片制造商可能需要用到下一代的刻蝕技術(shù)atomic layeretch（ALE），這個可以在原子尺度上有選擇且精確地移除目標(biāo)材料。理論上，ALE可以移除硅層之間的硅鍺，而不會破壞剩下的部分。

　　“這個方法是可以有選擇性的去除硅鍺，這樣你就能生成納米線”，應(yīng)用材料的全球產(chǎn)品經(jīng)理Matt Cogorno表示。

　　然而，我們還需要面臨其他挑戰(zhàn)。

　　在納米線下面，會有一個寄生溝道，你需要找個方法去阻隔寄生溝道的泄露，IMEC的做法是一個叫做地平面摻雜的方式，我們會在沉積超晶格結(jié)構(gòu)之前摻雜這個區(qū)域，這樣的話就會阻止泄露且提升亞閾值斜率，IMEC的Mocuta表示。

　　柵極和內(nèi)部連接

　　現(xiàn)在，設(shè)備需要一個柵極，使用atomic layerdeposition （ALD），，HKMG材料被放置在源極和漏極的狹小間隙之間。這樣的話，柵極就會被每個納米線包圍。

　　在這里會面臨很多放置的挑戰(zhàn)，Coventor的Fried表示。

　　在一個Finfet，你看柵極的溝槽，你可以看到fin，因此你可以把材料放置在任何地方，你只需對fin的側(cè)墻有點擔(dān)心，但你可以看到你放置的任何地方。

　　但在GAA，這是一個完全不同的故事。

　　現(xiàn)在你看向那個溝槽，你只看到那些線，我需要把材料放置在指定的位置，同時我還需要一個高質(zhì)量的保護(hù)涂層，F(xiàn)ried表示。

　　其他人也認(rèn)同這個觀點。

　　ASMI的全球產(chǎn)品市場主管MohithVerghese說，無論你是在線周圍涂層，還是線的下面涂層，你并沒有任何對準(zhǔn)線，你只有祈求化學(xué)工作能夠完美。

　　要解決方案？

　　我們會看到熱ALD的再次出現(xiàn)，這完全依賴于化學(xué)，Verghese表示。熱ALD包括了一個帶有兩個反應(yīng)物的二進(jìn)制進(jìn)程，A和B。A反應(yīng)物被注入ALD里面，晶圓被加工然后化學(xué)物被清洗，然后化學(xué)物B經(jīng)歷同樣的操作。

　　最后，在5nm的時候，內(nèi)部連接會成為最大的挑戰(zhàn)。

　　為了解決RC延遲的問題，芯片制造商需要新的突破。這是一個很大的問題，Lam的Hemker說。你需要從各個方面解決這個問題，這是一個有關(guān)材料、設(shè)備、集成方案和設(shè)備布局多方面綜合的解決方案。

　　接下來呢？

　　雖然不確定是否會實現(xiàn)，但是芯片制造商在研發(fā)過程中會關(guān)注3nm和其他更先進(jìn)的制程。

　　在3nm的時候，產(chǎn)業(yè)或許會探索水平GAA fet和垂直納米線FET。

　　“我們現(xiàn)在正在和某些大學(xué)就垂直納米線的相關(guān)研究進(jìn)行合作，如果能夠成功，這回事一個很大的進(jìn)步。現(xiàn)在你從密度上解耦晶體管的性能，你需要將其尺寸變得越來越小，這樣每更新一代進(jìn)程，泄露就會增加。泄露的多少取決于先的長度。同時其堆積密度就是其直徑?，F(xiàn)在則更加獨立了，你仍然需要去蝕刻這些東西并制造，與此同時，你還有很多的工作要做”。Hemker說。

　　除此之外，complementaryFET同樣吸引了業(yè)界的關(guān)注。

　　這個設(shè)備有點像水平的GAA。每個納米線就是nFET，然后下一個就是Pfet。等等注入類似。

　　“你在三維孤立這些設(shè)備并對戰(zhàn)起來，這可能是一個思考模式的轉(zhuǎn)移，這是電路密度的一個徹底轉(zhuǎn)移。這就真的是一個大挑戰(zhàn)了”。Fried表示。