5nm的晶體管會(huì)是什么樣？ - 全文

　　現(xiàn)在，芯片制造商在14/16nmFinfet制程的競(jìng)爭(zhēng)進(jìn)入了白熱化階段，而下一階段的10nm和7nm的角逐也進(jìn)入了預(yù)熱階段。與此同時(shí)，業(yè)界也正在推動(dòng)工藝制程走向5nm。

　　TSMC表示，他們希望在2020年推出其5nm的工藝，而三星、格羅方德和英特爾也都在這個(gè)節(jié)點(diǎn)上投入了大量的金錢進(jìn)行研發(fā)。

　　但我們可以明確知道的是，在5nm的時(shí)候，芯片制造商會(huì)面臨很多未知的挑戰(zhàn)。最基本的一點(diǎn)，我們連5nm真正到來時(shí)間和具體規(guī)格都沒能確定。更不用說可能面對(duì)的技術(shù)和經(jīng)濟(jì)方面的挑戰(zhàn)。退一萬步，就算5nm真的確定下來，按照目前的演進(jìn)，最終也就是只有幾家公司能夠承擔(dān)起5nm制程的高昂費(fèi)用。

　　“我目前的想法是5nm是會(huì)實(shí)現(xiàn)，但是直到2020年前，我們都不會(huì)看到大批量的投產(chǎn)”，Gartner的分析師Bob Johnson表示。如果你問我真正的量產(chǎn)時(shí)間，我覺得這個(gè)時(shí)間會(huì)是2021或者20222年，Bob補(bǔ)充說。

　　根據(jù)Bob的觀點(diǎn)，設(shè)計(jì)一個(gè)可用的5nm SoC的成本會(huì)達(dá)到5億美元，對(duì)比于7nm SoC的2.71億美元，成本基本翻了一番。

　　和28nm 的平面型器件相比，更是天價(jià)，前者的價(jià)格是后者的9倍。

　　對(duì)于那些想把制程推進(jìn)到5nm的企業(yè)來說，他們只有兩個(gè)選擇，一個(gè)是FinFet，另一個(gè)是橫向的gate-all-around FET。

　　Gate-all-around （GAA），有時(shí)候被稱作橫向納米線場(chǎng)效應(yīng)管。這是一個(gè)周邊環(huán)繞著gate的FinFet。

　　實(shí)際上，業(yè)界也圍繞GAA上做了很多功夫。

　　按照Intel架構(gòu)和集成方面的資深Fellow Mark Bohr的觀點(diǎn)，GAA晶體管能夠提供比FinFet更好的靜電特性，這個(gè)可滿足某些柵極寬度的需求。

　　但業(yè)界關(guān)于GAA的討論還沒有定性，因?yàn)檫€有些廠商考慮在5nm的時(shí)候使用FinFET。

　　除了架構(gòu)之外，5nm還要面臨的一個(gè)挑戰(zhàn)就是市場(chǎng)的容量問題。5nm的投資回報(bào)比也是業(yè)界顧慮的一個(gè)因素。Bobr方面認(rèn)為， 5nm的世代是會(huì)出現(xiàn)，且會(huì)覆蓋很多類型的產(chǎn)品。

　　就目前情況看來，盡管Fab廠面臨的挑戰(zhàn)比較多，但GAA引起的爭(zhēng)議還是比較大的。因?yàn)樗鼤?huì)給patterns， gates， 納米線和內(nèi)部連接帶來極大的挑戰(zhàn)。除此之外，制程控制對(duì)晶圓廠來說也是一個(gè)噩夢(mèng)。當(dāng)然，如何平衡GAA Fet的成本也是很關(guān)鍵的。

　　為了幫助業(yè)界了解更多關(guān)于GAA Fet的細(xì)節(jié)，我們特意帶大家去了解一下這個(gè)基本的制程流程和這個(gè)技術(shù)將會(huì)面臨的挑戰(zhàn)。另外，我們還會(huì)帶大家去關(guān)注以下未來的設(shè)備，例如omplementaryFETs和垂直納米線。

　　Gate-all-around是什么？

　　現(xiàn)在的業(yè)界在FinFet上的競(jìng)爭(zhēng)已經(jīng)進(jìn)入了白熱化階段，但是他們當(dāng)中沒有一個(gè)能夠取得領(lǐng)先位置。

　　例如在邏輯器件里面，其甜蜜節(jié)點(diǎn)依然是40nm和28nm這兩個(gè)平面節(jié)點(diǎn)。

　　很多晶圓廠最近在28nm的營收表現(xiàn)甚至出現(xiàn)了很大幅度的攀升，尤其是在通信那塊。UMC的CEO顏博文表示。在UMC最近的一個(gè)電話會(huì)議里面，他提到UMC的28nm產(chǎn)線的使用率在2016年第三季度上升到90%，較前一季度的70%有了很大的提升，他補(bǔ)充說。

　　高端市場(chǎng)持續(xù)升溫。

　　制程從22nm到16nm/14nm演變的過程中，芯片制造商的晶體管從平面型進(jìn)化到FinFet，其中最大的一個(gè)原因就是FinFet可以解決平面型設(shè)備的短溝道問題。在FinFet的時(shí)候，通過在Fin的三面環(huán)繞gate，可以達(dá)到很好的控制電流的效果。最后，F(xiàn)inFET終于走進(jìn)了主流。

　　三星的晶圓市場(chǎng)高級(jí)經(jīng)理Kelvin Low表示，在7nm前，我們已經(jīng)看到了挑戰(zhàn)。我們傾向于在縮小CPP的時(shí)候提高Vcc（工作電壓），但我們認(rèn)為我們?cè)?nm的CPP尺寸面臨了很大的挑戰(zhàn)。因此我們認(rèn)為這需要不一樣的設(shè)備結(jié)構(gòu)和不同的技術(shù)去滿足這種需求。

　　此外，內(nèi)部銅導(dǎo)線在現(xiàn)在的節(jié)點(diǎn)變得越來越緊湊，這就提高了芯片的RC延遲，我們希望RC延遲得到很好的蓋上，Low表示。

　　根據(jù)主流的觀點(diǎn)，他們認(rèn)為FinFet是可以擴(kuò)展到5nm的，雖然這需要一些新的溝道材料的支持，例如為 pMOS注入SiGe。

　　應(yīng)用材料的策略規(guī)劃主管Mike Chudzik表示，這樣做可以不但可以讓你獲得想要的性能，還不需要縮小fin的高度。但實(shí)際上，這樣做是不允許你去縮小的柵極長(zhǎng)度，但改善了移動(dòng)性。

　　一旦fin的寬度到了5nm，F(xiàn)inFet就會(huì)失去動(dòng)力。

　　“你可以縮小你的fin，但你會(huì)發(fā)現(xiàn)，你會(huì)受到量子限制，在你的fin變窄的時(shí)候，你的能帶隙會(huì)提升，然后你的閾值電壓就會(huì)發(fā)生漂移”，Chudzik說。

　　這就是為什么芯片制造商對(duì)GAA產(chǎn)生興趣，GAA比我們現(xiàn)在做的所有東西都要復(fù)雜，但對(duì)于FinFet來說，這是一個(gè)自然進(jìn)化。Lam Research.的CTO和高級(jí)VP Dave Hemker表示。

　　從表面上看，GAA和柵極夾雜在源極和漏極之間的MOSFET很類似。另外，GAA 同樣包含了Finfet，但和目前fin是垂直使用的Finfet不同，GAA的Finfet是在旁邊。

　　GAA Fet包含了三個(gè)或者更多的納米線，形成溝道的納米線懸空且從源極跨到漏極。其尺寸是驚人的。IMEC最近介紹的一個(gè)GAA fet的納米線只有8nm直徑。

　　控制電流流動(dòng)的HKMG架構(gòu)能夠填補(bǔ)源極和漏極之間的差距。

　　于是，問題已經(jīng)很清晰了，我們?yōu)槭裁葱枰狦AA。

　　“實(shí)際上，我認(rèn)為在其在靜電學(xué)上面的性能是不夠優(yōu)越的”，應(yīng)用材料的Chudzid表示。你對(duì)GAA抱有期望是因?yàn)槠淇勺冃砸约捌淇勺兊男阅堋?/p>

　　Coventor的CTO DavidFried也認(rèn)同這個(gè)觀點(diǎn)。

　　他表示，從FinFet向GAA的轉(zhuǎn)變并不會(huì)有很大的優(yōu)勢(shì)，當(dāng)中你只是獲得了對(duì)晶體管靜電性能控制的提升。

　　Fried也指出，GAA最大的提升在于縮小了柵極寬度。這樣你就可以得到一個(gè)全環(huán)繞和一點(diǎn)的靜電性能的控制。當(dāng)然，gate的縮小是必不可少的。

　　由于每個(gè)技術(shù)都有優(yōu)缺點(diǎn)，現(xiàn)在讓你選擇5nm的架構(gòu)，相信你心里已經(jīng)有了答案。

　　芯片制造商也面臨艱難的決定。

　　“未來將會(huì)有兩個(gè)、三個(gè)甚至更多的Finfet節(jié)點(diǎn)，未來是否替換材料也是一個(gè)問題，是否選擇水平納米線也是一個(gè)關(guān)鍵”。Lam的Hemker表示。但晶體管是不變的，但問題的關(guān)鍵是你是否能獲得你想要的尺寸而已。

　　當(dāng)然，在5nm的時(shí)候，你還可以有其他的而選擇，例如2.5D堆棧的die，3D的設(shè)備和其他等等。

　　制造gate-all-around

　　制造GAA fet的方法有很多種，一個(gè)簡(jiǎn)單的方法是，芯片商在pFET和 nFET架構(gòu)的溝道材料商做個(gè)選擇。如在pFET 上選硅， Ge或者SiGe，在nFET上選硅、SiGe、Ge或者三五族材料。

　　Ge和三五族材料的遷移特性比硅高，但這些特殊材料面臨缺陷和可靠性的問題。因此一個(gè)簡(jiǎn)單的做法是使用Si或者SiGe。硅鍺對(duì)比于鍺和三五族半導(dǎo)體，其優(yōu)勢(shì)是很明顯的。IMEC的邏輯設(shè)備和集成主管Dan Mocuta表示。

　　恰當(dāng)?shù)睦樱?/p>

　　IMEC的GAA制程是通過在CMOS襯底上部形成一個(gè)超結(jié)晶格子結(jié)構(gòu)，IMEC的超結(jié)晶格子結(jié)構(gòu)是一個(gè)方形的架構(gòu)，其包含了一個(gè)交互堆棧的Si和SiGe層。理想情況下，一個(gè)堆棧會(huì)包含三層的SiGe和三層的硅。

　　制造一個(gè)FinFET

　　一旦超晶格堆棧開發(fā)完成，F(xiàn)inFet就已經(jīng)形成了。

　　在GAA里，F(xiàn)in是在側(cè)邊的。當(dāng)然，制程步驟和傳統(tǒng)的FinFet是一樣的。從一個(gè)離子注入機(jī)使用傳統(tǒng)的摻雜技術(shù)，就會(huì)在超晶格方形堆棧的頂部形成了源極和漏極。源極會(huì)在堆棧的一端形成，漏極則會(huì)在另一端完成。

　　在這個(gè)步驟之后，頂部的超晶結(jié)構(gòu)則會(huì)以字母H的形式pattern。在經(jīng)過了幾道光刻和刻蝕之后，這個(gè)結(jié)構(gòu)就會(huì)和字母H很像，而這個(gè)H形狀的圖案是平躺的。

　　類似H圖案的兩個(gè)高層結(jié)構(gòu)物分居兩端，分別充當(dāng)源極和漏極，中段就是fin的一部分。

　　在這過程中也會(huì)面臨一些挑戰(zhàn)。例如在pattern的時(shí)候，現(xiàn)在有兩個(gè)光刻的選擇，EUV光刻和193nm 沉浸式光刻。EUV和沉浸式光刻在5nm的時(shí)候都需要多多層的pattern。

　　盡管業(yè)界希望在7nm和5nm的時(shí)候使用EUV，減少pattern的步驟，但是在5nm的時(shí)候，芯片制造商是可以選用這兩種方案的。

　　“沒有EUV，Mask會(huì)爆增，但有了EUV，Mask就可以減少了，從而降低成本”，三星的Low表示。

　　但目前看來，EUV還是沒有量產(chǎn)，因?yàn)樗诠庠?、光刻膠和Mask方面都面臨挑戰(zhàn)。

　　現(xiàn)在，ASML最新版本的EUV光刻機(jī)NXE:3350B已經(jīng)出貨了，這個(gè)13.5nm波長(zhǎng)工具有一個(gè)0.33的數(shù)值孔徑和16nm間距的分辨率。

　　ASML同樣也將其光刻機(jī)的功率從80瓦特提升到125瓦。這就會(huì)將晶圓的產(chǎn)量從55、65片每小時(shí)提升到85片每小時(shí)。除此之外，ASML的新一代產(chǎn)品NEX:3400B也準(zhǔn)備好了，這個(gè)針對(duì)5nm的產(chǎn)品擁有13nm的分辨率。

　　ASML打算在今年或者明年推出一款兩百瓦甚至更高瓦數(shù)的設(shè)備。但是芯片制造商則希望和以前一樣，能夠拿到250瓦的設(shè)備，這樣就可以將其產(chǎn)能提高到最大。那就是125片每小時(shí)。

　　“為了讓EUV滿足我們的需求，我們還有很多的工作要做”，GlobalFoundries的技術(shù)研究高級(jí)主管和高級(jí)fellow表示。

　　芯片制造商同樣希望EUV抗蝕劑能讓其pattern的間距在30nm以下。

　　“如果抗蝕劑的靈敏度每平方厘米有20焦耳的話，那么這個(gè)花費(fèi)就和沉浸式的三倍pattern差不多”，Levinson表示。

　　“基于目前的數(shù)據(jù)，20焦耳是可以達(dá)到的，在7nm的時(shí)候，30焦耳也是沒問題的。這并沒有給我們帶來類似于沉浸式三倍pattern的花費(fèi)。但使用EUV還是有其他優(yōu)勢(shì)的，在7nm的時(shí)候選擇EUV是非常正確的”，他補(bǔ)充說。

　　制造納米線

　　下一步可能就是GAA面臨的最大挑戰(zhàn)，那就是制造納米線。

　　在pattern之后，如上文所述，形似H的結(jié)構(gòu)兩端分別代表源極和漏極，我們就得在中段制造納米線。

　　在這個(gè)步驟，IMEC和其他供應(yīng)商已經(jīng)開發(fā)出一個(gè)可替代的金屬柵極工藝。一開始，中間段是一個(gè)包含了交替堆棧硅和硅鍺層的超晶格結(jié)構(gòu)。

　　使用可替代工藝，目標(biāo)就是把交替層中的SiGe層移除，這樣就會(huì)只剩下硅層，且在硅層之間留下了一個(gè)空間?；旧蟻碚f，每一個(gè)硅層就形成了納米線的基礎(chǔ)，每個(gè)納米線在SiGe的“壓迫”之下，會(huì)提升溝道的移動(dòng)性。

　　理想情況下，一個(gè)設(shè)備會(huì)有三層獨(dú)立的納米線，每個(gè)納米線都在一個(gè)水平方向運(yùn)行。同時(shí)每個(gè)納米線都是懸空且從源極穿到漏極。

　　基本上，這三層納米線相互之間是放置在頂部的（頂部、中部和頂部），同時(shí)納米線是有分割空間分開的，互相也不會(huì)碰到。

　　在柵極替換過程中，芯片制造商使用一個(gè)刻蝕工具去移除材料。但傳統(tǒng)的刻蝕工具在GAA上可能達(dá)不到想要的尺寸。

　　挑戰(zhàn)就是在15挨（1挨等于0.1nm）甚至更小的間隙里移除硅鍺，且在移除硅鍺的過程中，不能干擾到設(shè)備的其他部分。

　　在這個(gè)過程中，芯片制造商可能需要用到下一代的刻蝕技術(shù)atomic layeretch（ALE），這個(gè)可以在原子尺度上有選擇且精確地移除目標(biāo)材料。理論上，ALE可以移除硅層之間的硅鍺，而不會(huì)破壞剩下的部分。

　　“這個(gè)方法是可以有選擇性的去除硅鍺，這樣你就能生成納米線”，應(yīng)用材料的全球產(chǎn)品經(jīng)理Matt Cogorno表示。

　　然而，我們還需要面臨其他挑戰(zhàn)。

　　在納米線下面，會(huì)有一個(gè)寄生溝道，你需要找個(gè)方法去阻隔寄生溝道的泄露，IMEC的做法是一個(gè)叫做地平面摻雜的方式，我們會(huì)在沉積超晶格結(jié)構(gòu)之前摻雜這個(gè)區(qū)域，這樣的話就會(huì)阻止泄露且提升亞閾值斜率，IMEC的Mocuta表示。

　　柵極和內(nèi)部連接

　　現(xiàn)在，設(shè)備需要一個(gè)柵極，使用atomic layerdeposition （ALD），，HKMG材料被放置在源極和漏極的狹小間隙之間。這樣的話，柵極就會(huì)被每個(gè)納米線包圍。

　　在這里會(huì)面臨很多放置的挑戰(zhàn)，Coventor的Fried表示。

　　在一個(gè)Finfet，你看柵極的溝槽，你可以看到fin，因此你可以把材料放置在任何地方，你只需對(duì)fin的側(cè)墻有點(diǎn)擔(dān)心，但你可以看到你放置的任何地方。

　　但在GAA，這是一個(gè)完全不同的故事。

　　現(xiàn)在你看向那個(gè)溝槽，你只看到那些線，我需要把材料放置在指定的位置，同時(shí)我還需要一個(gè)高質(zhì)量的保護(hù)涂層，F(xiàn)ried表示。

　　其他人也認(rèn)同這個(gè)觀點(diǎn)。

　　ASMI的全球產(chǎn)品市場(chǎng)主管MohithVerghese說，無論你是在線周圍涂層，還是線的下面涂層，你并沒有任何對(duì)準(zhǔn)線，你只有祈求化學(xué)工作能夠完美。

　　要解決方案？

　　我們會(huì)看到熱ALD的再次出現(xiàn)，這完全依賴于化學(xué)，Verghese表示。熱ALD包括了一個(gè)帶有兩個(gè)反應(yīng)物的二進(jìn)制進(jìn)程，A和B。A反應(yīng)物被注入ALD里面，晶圓被加工然后化學(xué)物被清洗，然后化學(xué)物B經(jīng)歷同樣的操作。

　　最后，在5nm的時(shí)候，內(nèi)部連接會(huì)成為最大的挑戰(zhàn)。

　　為了解決RC延遲的問題，芯片制造商需要新的突破。這是一個(gè)很大的問題，Lam的Hemker說。你需要從各個(gè)方面解決這個(gè)問題，這是一個(gè)有關(guān)材料、設(shè)備、集成方案和設(shè)備布局多方面綜合的解決方案。

　　接下來呢？

　　雖然不確定是否會(huì)實(shí)現(xiàn)，但是芯片制造商在研發(fā)過程中會(huì)關(guān)注3nm和其他更先進(jìn)的制程。

　　在3nm的時(shí)候，產(chǎn)業(yè)或許會(huì)探索水平GAA fet和垂直納米線FET。

　　“我們現(xiàn)在正在和某些大學(xué)就垂直納米線的相關(guān)研究進(jìn)行合作，如果能夠成功，這回事一個(gè)很大的進(jìn)步?，F(xiàn)在你從密度上解耦晶體管的性能，你需要將其尺寸變得越來越小，這樣每更新一代進(jìn)程，泄露就會(huì)增加。泄露的多少取決于先的長(zhǎng)度。同時(shí)其堆積密度就是其直徑?，F(xiàn)在則更加獨(dú)立了，你仍然需要去蝕刻這些東西并制造，與此同時(shí)，你還有很多的工作要做”。Hemker說。

　　除此之外，complementaryFET同樣吸引了業(yè)界的關(guān)注。

　　這個(gè)設(shè)備有點(diǎn)像水平的GAA。每個(gè)納米線就是nFET，然后下一個(gè)就是Pfet。等等注入類似。

　　“你在三維孤立這些設(shè)備并對(duì)戰(zhàn)起來，這可能是一個(gè)思考模式的轉(zhuǎn)移，這是電路密度的一個(gè)徹底轉(zhuǎn)移。這就真的是一個(gè)大挑戰(zhàn)了”。Fried表示。