7nm制程進展 相比14nm制程提升40%效能

格羅方德在近日公布7納米制程相關的資訊，格羅方德表示預計較14納米制程可能提升40%效能或將功耗降低 55%。并將提供兩款不同版本的 7 納米制程。

根據科技媒體《ZDNet》的報導，在日前的 2017 年國際電子元件會議（IDEM 2017）上，晶圓代工大廠格羅方德（GlobalFoundries）公布了有關其 7 納米制程的詳細資訊。與當今用于 AMD 處理器，IBM Power 服務器芯片，以及其他產品的 14 納米制程產品相比，7 納米制程在密度、性能與效率方面都有顯著提升。另外，格羅方德還表示，7 納米制程將采用當前光刻技術。不過，該公司也計劃盡快啟用下一代 EUV 光刻技術以降低生產成本。

報導中指出，格羅方德最新一代的 3D 或 FinFET 電晶體，在 7 納米制程下具有 30 納米的鰭間距（導電通道之間的間距）、56 納米的柵極間距、以及 40 納米的最小金屬間距。此外，7 納米制程可生產的最小高密度 SRAM 單元尺寸為 0.0269 平方微米。以上公布的這些間距尺寸，相較 14 納米制程來說已經有了大幅度的進步。對此，格羅方德方面表示，其調整了鰭片形狀與輪廓以獲取最佳性能。不過，格羅方德卻拒絕提供有關該翅片寬度與高度的測量資料。

而根據格羅方德所公布的這些尺寸，不僅類似于臺積電的 7 納米制程，與英特爾宣稱跟其他晶圓代工廠 7 納米制程同等級的 10 納米制程來說也大致相同。至于，另一家晶圓代工大廠三星，則將于 2018 年初在國際固態(tài)電路研討會（ISSCC 2018）上公布其直接采用 EUV 技術的 7 納米制程的詳細資訊。

據了解，格羅方德將提供兩款不同版本的 7 納米制程。其中，用于移動處理器的高密度標準單元配有兩個鰭片，高度僅為 240 納米。換言之，即是該款芯片在 SoC 級別上較 14 納米的芯片面積減少了 0.36 倍。另一款則被設計用于高性能服務器的芯片使用上（例如 IBM Power），不僅配有 4 個鰭片，以及較大的觸點與導線，還能夠以更高的效率執(zhí)行。

總而言之，格羅方德方面預計 7 納米制程能夠達成 2.8 倍的電晶體密度提升，并提高 40% 的性能表現(xiàn)，亦或者是在同等性能條件下將功耗降低 55%。另外在高性能版本上，還能夠額外提供 10% 的性能提升。盡管這些資料令人印象深刻，不過這些資料均來自于 7 納米制程與目前技術來源來自三星的 14 納米制程的比較。

另外，格羅方德也宣布透過兩個階段將 EUV 光刻技術導入現(xiàn)有的制程中。第一階段，該公司會將 EUV 應用于觸體與通孔，借此去除制造過程中至少 10 個光刻步驟，確?？蛻魺o需重新設計其芯片即可降低芯片制造成本;在第二階段，該公司會達成 EUV 在幾個關鍵過程中的應用，只是這種做法可能需要重新設計芯片。不過，最終卻會獲得額外的功率、性能與尺寸上的優(yōu)勢。

報導中進一步表示，格羅方德的 7 納米制程將在 2018 年中期進行試生產，2019 年在紐約馬爾他工廠進行量產。對此，格羅方德表示，該公司有多種產品現(xiàn)在仍處于投入生產前的最后一個主要設計步驟，而且計劃在 2018 年推出。另外，7 納米制程也是其格羅方德 FX-7 ASIC 產品的基礎，目前許多格羅方德的許多客戶正在使用 FX-7 ASIC 設計，封裝有高頻寬存儲器的專用高性能芯片，來用于處理機器學習的工作上。

至于，對需求更低功耗應用的客戶，格羅方德也推出了一套基于 FD-SOI（在絕緣材料上采用全耗盡型絕緣上覆硅）的替代方案。盡管 FD-SOI 需要采用不同類型的晶圓基片，因而導致其物料成本稍微偏高，但也因此能夠簡化設計與制程步驟，使得整體成本仍存在一定的競爭力。更為重要的是，F(xiàn)D-SOI 能夠以更低的功耗提供類似高端 FinFET 的性能，使其更適用于諸如物聯(lián)網之類的應用，或中低端手機的處理器等。

格羅方德技術長 Gary Patton 在接受媒體聯(lián)訪時表示，格羅方德將轉型成為一家全方位服務型代工廠商，其中，對 IBM Microelectronics 的成功收購，為該公司在 3D FinFET 領域帶來了大量知識產權與專業(yè)技術，使得格羅方德有能力自主研發(fā)其 7 納米制程，以及領先的無線 RF（射頻）業(yè)務。

Gary Patton 強調，目前格羅方得的美國紐約馬爾他晶圓廠正在大量生產 14 納米芯片，此外，格羅方德公司還營運了另外 4 座晶圓廠，而在中國成都的第 6 座晶圓廠將于 2018 年投入生產。目前除了 AMD 與 IBM 為主要客戶之外，其他在多個應用領域都有一定的成績，包括在人工智能、汽車電子、5G 通訊與物聯(lián)網等項目。