EDA工具進入2.0時代，EDA需要變得更加AI化

最近，隨著機器學習（ML）的日益普及，以及電子工業(yè)向物聯(lián)網(wǎng)和汽車行業(yè)的滲透轉(zhuǎn)移，人工智能在硬件和軟件方面的應用一片喧囂。業(yè)界大量討論了嵌入式智能在產(chǎn)品實現(xiàn)上的進展和成績，現(xiàn)在，我們需要把目光的焦點更多地放在如何向EDA世界注入更多的智能上面。

今年早些時候，臺積電宣布在ARM A72和A73內(nèi)核上成功地初步部署了機器學習，幫助預測最佳的單元時鐘門控，以獲得50到150兆赫茲的整體芯片速度。在這些技術(shù)中，包括使用由臺積電維護的開源算法來訓練模型。

在2017年國際物理設計研討會（ISPD）上，臺積電將此平臺稱為ML Design Enablement Platform。據(jù)預計，它將允許設計人員創(chuàng)建自定義腳本，以用于其他設計。

在華美半導體協(xié)會（CASPA） 2017年會期間，Cadence公司的杰出工程師David White分享了他關于EDA世界當前所面臨的挑戰(zhàn)的想法，其中包括三個方面：

?規(guī)模 - 隨著設計規(guī)模的不斷增加，規(guī)則/限制的增多，以及模擬仿真、提取、多邊形等帶來的龐大數(shù)據(jù)，EDA廠商需要獲得工藝文件。

?復雜性 - 更復雜的FinFET工藝技術(shù)導致復雜的DRC/ERC效應，而芯片和封裝/電路板之間的普遍交互成為常態(tài)。另一方面，器件和電線之間的熱物理效應也需要注意。

?生產(chǎn)力 - 培訓程度受限的設計人員和物理工程師會引入不確定性，造成多次設計迭代。

此外，David將ML（或深度學習）的采用過程分為四個階段：

表1

盡管EDA行業(yè)今年已經(jīng)開始接受機器學習，并將之作為增強解決方案的新手段，但是問題在于，我們現(xiàn)在走到哪一步了？今年在奧斯汀舉行的2017 DAC大會上，有幾家公司宣布在其產(chǎn)品中增加了機器學習能力，如表2所示。

表2

你可能聽說過這樣一句名言：“信息占了戰(zhàn)爭形式的90%”。 ML的采用可能需要良好的數(shù)據(jù)分析，因為需要面對的數(shù)據(jù)量實在太大。對于大多數(shù)硬件產(chǎn)品而言，機器學習可以在終端（網(wǎng)關）執(zhí)行，也可以部署在云端。就EDA工具而言，如何實現(xiàn)取決于訓練模型有多龐大，需要多么精確，以及是否需要多次迭代。

例如，在FinFET工藝節(jié)點中預測包含多少通孔柱可以在設計實現(xiàn)的不同階段完成，而模型精度應該在后期布線階段驗證。在布置階段注入通孔柱不同于在物理綜合階段注入，因為當時還沒有合理化設計和預計軌道使用量的概念。

讓我們回顧一下David的介紹，找出設計和開發(fā)智能解決方案需要采取哪些步驟，這些解決方案包括使用ML、執(zhí)行分析和云技術(shù)，再加上流行的優(yōu)化。他認為這包括兩個階段：訓練開發(fā)階段和運行階段。每個階段都隱含著如下圖所示的特定的上下文，（訓練=數(shù)據(jù)準備+基于模型的推理；運行=適應）。

表3

David的構(gòu)想的要點是在數(shù)據(jù)生成、訓練和驗證模型之前正確地管理數(shù)據(jù)準備過程，以減少數(shù)據(jù)量。一旦完成了對模型的驗證，就可以進行校準，并集成到底層的優(yōu)化過程中。他相信，我們在將機器學習應用到EDA這個方面，處于第二階段（參見表1）。

臺積電已經(jīng)開始在布局&布線（P&R）階段探索使用ML進行路徑分組以改善時序，并采用Synopsys ML預測潛在的DRC熱點，考慮到2017 年臺積電的開放創(chuàng)新平臺日益關注ML，可以認為，在采用更智能的解決方案來平衡高密度和更精細工藝技術(shù)的復雜性挑戰(zhàn)方面，我們正走在正確的軌道上面。