嵌入式系統(tǒng)的信號(hào)完整性理論分析

　　半導(dǎo)體工藝的進(jìn)步，使芯片的集成規(guī)模越來(lái)越大，芯片的時(shí)鐘頻率越來(lái)越高，導(dǎo)致信號(hào)的上升/下降時(shí)間變短。當(dāng)時(shí)鐘頻率超過(guò)50 MHz時(shí)，PCB的信號(hào)走線必須以傳輸線考慮。

　　1 信號(hào)完整性概述

　　信號(hào)完整性是指信號(hào)在電路中以正確的時(shí)序和電壓做出響應(yīng)的能力。反之，如果信號(hào)在電路中不能以正確的時(shí)序和電壓電平做出響應(yīng)，就意味著出現(xiàn)了信號(hào)完整性問(wèn)題。反射和串?dāng)_是導(dǎo)致信號(hào)完整性問(wèn)題的比較普遍的因素［1］。

　　反射是傳輸線上的回波。如果傳輸線上阻抗不連續(xù)，就會(huì)引起信號(hào)的反射。反射信號(hào)分量的大小主要由反射系數(shù)決定［2］。反射系數(shù)的計(jì)算如式（1）：

　　其中，Z0是傳輸線的特征阻抗，Zt是導(dǎo)致不連續(xù)的阻抗。

　　傳輸線的特征阻抗Z0定義為傳輸線上任意點(diǎn)處電壓與電流的比值。在PCB設(shè)計(jì)中，傳輸線主要考慮微帶線和帶狀線兩種。因此，在計(jì)算特征阻抗時(shí)應(yīng)該根據(jù)相應(yīng)的傳輸線類型去近似計(jì)算［3］。微帶線的特征阻抗計(jì)算公式如式（2）：

　　其中，W（mm）為導(dǎo)體寬度，T（mm）為導(dǎo)體厚度，H（mm）為介電體厚度，εr為電路板材料的介電常數(shù)。

　　串?dāng)_是指當(dāng)信號(hào)在傳輸線上傳播時(shí)，由于電磁場(chǎng)的相互耦合而在相鄰信號(hào)線上產(chǎn)生的不期望噪聲電壓干擾信號(hào)，即不同傳輸線之間的能量耦合。如圖1所示。

　　串?dāng)_是互容Cm和互感Lm聯(lián)合作用的結(jié)果。通常定義被干擾傳輸線接近驅(qū)動(dòng)器一端的串?dāng)_為近端串?dāng)_（也稱后向串?dāng)_），被干擾傳輸線遠(yuǎn)離驅(qū)動(dòng)器一端的串?dāng)_為遠(yuǎn)端串?dāng)_（也稱前向串?dāng)_）。

　　互感即感性耦合，是由已驅(qū)動(dòng)的傳輸線上電流變化產(chǎn)生的磁場(chǎng)在沒(méi)有被驅(qū)動(dòng)的傳輸線上引起感應(yīng)電壓從而導(dǎo)致的電磁干擾。互感Lm的幅值可以通過(guò)式（4）計(jì)算：

　　2 信號(hào)完整性的解決辦法

　　2.1 反射的解決措施

　　傳輸線上的反射會(huì)對(duì)數(shù)字系統(tǒng)的性能造成嚴(yán)重的負(fù)面影響。因此，必須采取有效措施對(duì)反射進(jìn)行抑制。根據(jù)反射產(chǎn)生的原因，本質(zhì)上有三種辦法可以減小反射的影響：（1）降低系統(tǒng)頻率；（2）縮短PCB走線；（3）在傳輸線兩端分別端接一個(gè)與傳輸線特征阻抗相匹配的阻抗，以消除反射。相比之下，只有第三種方法是比較合理的。

　　采用阻抗匹配的辦法主要有兩個(gè)策略：（1）在負(fù)載端進(jìn)行匹配，即并聯(lián)端接匹配；（2）在信號(hào)源端進(jìn)行匹配，即串聯(lián)端接匹配。從系統(tǒng)設(shè)計(jì)角度看，應(yīng)優(yōu)先選擇策略（1），因?yàn)樗谛盘?hào)能量返回源端之前就消除了反射，即消除一次反射，可以減小噪聲、電磁干擾（EMI）以及射頻干擾（RFI）。策略（2）實(shí)現(xiàn)比較簡(jiǎn)單，在實(shí)踐中也得到廣泛應(yīng)用［7］。

　　2.2 串?dāng)_的解決措施

　　串?dāng)_是由多種因素綜合作用的結(jié)果。在PCB設(shè)計(jì)中完全消除串?dāng)_是不可能的，只能采取有效措施最大限度地抑制它，只要把串?dāng)_抑制在噪聲允許范圍內(nèi)既可。通過(guò)對(duì)串?dāng)_產(chǎn)生的原因分析，在PCB設(shè)計(jì)時(shí)可以采取以下措施抑制串?dāng)_：在空間足夠大的情況下，可以盡量增加布線之間的距離；盡量減少相鄰網(wǎng)絡(luò)之間布線的平行長(zhǎng)度；相鄰兩層之間布線應(yīng)該采取垂直布線，以減少相鄰層間串?dāng)_；可以在兩線之間插入地線，或者采用布地線屏蔽關(guān)鍵的信號(hào)線［8，9］。