回顧電源管理與射頻應用的年度關鍵詞
“毫米波雷達”
無論是炫酷的谷歌Project Soli手勢識別應用，還是特斯拉車型中的防撞探測雷達方案，英飛凌種類豐富的毫米波雷達產品都能一一應對，完美覆蓋當下熱門的24GHz、60GHz以及77GHz雷達應用，如工業(yè)、汽車、可穿戴設備等。點擊圖片即可詳細了解
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二
在過去的2017年里，各類智能音箱產品層出不窮，智能音箱正處于AI行業(yè)的風口。而D類音頻放大器，正是為音箱產品提供好音質的核心。英飛凌致力于提供一整套全面的分立和集成IC產品組合，從而簡化高效率D類放大器的設計。
戳圖片get到好音質的核心——D類音頻放大器！
D類音頻放大器的優(yōu)勢莫非就是高音甜、中音準、低音沉……
好聲音，為英飛凌高效率D類音頻功率放大器“轉身”
三
“智能路燈”
智能路燈的作用可不僅僅是照明，它還能用作電動汽車的充電樁，以及空氣質量和交通規(guī)則的測量工具。這樣一個使用了英飛凌眾多高能效元器件的智能路燈，已經(jīng)成為了智慧城市的一個全能型節(jié)點。這可是全球最先進的智能路燈之一哦，點擊圖片看設計套路
智能路燈設計傳送門
四
“無線充電”
現(xiàn)在說起無線充電，粉絲們或許想到蘋果iPhone X等智能手機的推出，引領了無線充電的風潮。但古語有曰：兵馬未動，糧草先行。早在2017年伊始，小編可就交出了“糧草級方案”，為大家準備了相關題材的文章哦，趕緊戳圖片了解《無線充電設計的武功秘籍》
無線充電秘籍傳送門
更有電磁感應式與磁共振式無線充電的詳細剖析！
無線充電這么火，英飛凌專家和您品一品
再賞無線充電：磁共振式帶來更好用戶體驗
五
“AI白皮書”
AlphaGo大戰(zhàn)柯潔是2017年AI界的標志性大事件。但你可能不知道，對弈的每場棋局需要消耗約30,000度電能，如此能耗顯然無法商用。這份英飛凌低功耗AI白皮書，為你解讀先進的電源控制技術和開關技術，在高功率AI應用中創(chuàng)造出最高效的一流電源解決方案。
戳上圖淘《低功耗AI白皮書》
六
“環(huán)保發(fā)電機”
想象一下，當你希望在遠離家門的地方，比如春游、露營時享受下依賴電力的娛樂活動，便攜式環(huán)保發(fā)電機是不是就立馬成為了你和朋友們開party的神器呢？如果要找這一類發(fā)電機的方案，記得要認準“英飛凌inside”哦，點擊圖片了解
便攜式環(huán)保發(fā)電機方案傳送門
更有爆款方案講解能效與成本的那些事兒。
想將便攜式發(fā)電機項目提升至新水準？試試這套兼顧能效與成本的“爆款”方案！
七
“4地巡演”
2017年夏季，英飛凌中國在北上廈深四地舉辦了轟動電源界的“極智能效 盡享隨芯”電源管理與射頻巡回研討會。這一次全國巡演匯聚了不同區(qū)域近5700名工程師參與，與眾多特邀行業(yè)技術大牛，帶來了一場行業(yè)技術研討盛會。想看返場Encore的筒子們記得戳圖
看全國巡演返場Encore點這里！
八
“熱播視頻”
英飛凌電源管理與射頻在線技術社區(qū)已經(jīng)正式上線了“熱播視頻”版塊。這里是電源管理與射頻工程師的知識課堂，英飛凌專家將用完整視頻的方案，為筒子們詮釋Infineon-inside的高效方案，并已全部匯總為中文講解。
工程界都在追的熱播劇集在這里
九
“輔助電源”
輔助電源哪家強？小編遙指英飛凌。輔助電源應用十分廣泛，以家電輔助電源為例，其在于為家電智能化提供穩(wěn)定的直流電壓和電流。英飛凌最新推出的第五代CoolSET產品，就有幫助實現(xiàn)在不同負載條件下提高器件效率、加速器件啟動速度等等好處。
十
“圣誕漫畫”
《圣誕老人送禮記》漫畫在2017年圣誕節(jié)的前夕正式上線，這是咱們賬號首次推出的故事情節(jié)漫畫。利用英飛凌先進半導體元器件、打造提高生活品質的科技產品，幫助圣誕老人順利送達禮物。如果喜愛這一漫畫，請在評論中為它打Call！
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原文標題：測測這10個AI關鍵詞你清楚幾個？第4個今年最火 文章出處：【微信公眾號：微軟科技】歡迎添加關注！文章轉載請注明出處。
#2023，你的 FPGA 年度關鍵詞是什么? # 對狀態(tài)機的疑惑？
自己平時一直在寫的狀態(tài)機格式，同事昨天說我寫的是一段式的最多算是偽二段式的，說的看了不少文章我也有點疑惑了，所給大家貼出來一起看看，我這邊寫法和野火的一直這次就貼出野火FPGA的code，供大家參考對比。
module complex_fsm
(
input wire sys_clk , //系統(tǒng)時鐘 50MHz
input wire sys_rst_n , //全局復位
input wire pi_money_one , //投幣 1 元
input wire pi_money_half , //投幣 0.5 元
output reg po_money , //po_money 為 1 時表示找零
//po_money 為 0 時表示不找零
output reg po_cola //po_cola 為 1 時出可樂
//po_cola 為 0 時不出可樂
);
//********************************************************************//
//****************** Parameter and Internal Signal *******************//
//********************************************************************//
//parameter define
//只有五種狀態(tài)，使用獨熱碼
parameter IDLE = 5\'b00001;
parameter HALF = 5\'b00010;
parameter ONE = 5\'b00100;
parameter ONE_HALF = 5\'b01000;
parameter TWO = 5\'b10000;
//reg define
reg [4:0] state;
//wire define
wire [1:0] pi_money;
//********************************************************************//
//***************************** Main Code ****************************//
//********************************************************************//
//pi_money:為了減少變量的個數(shù)，我們用位拼接把輸入的兩個 1bit 信號拼接成 1 個 2bit 信號
//投幣方式可以為：不投幣（00）、投 0.5 元（01）、投 1 元（10），每次只投一個幣
assign pi_money = {pi_money_one, pi_money_half};
//第一段狀態(tài)機，描述當前狀態(tài) state 如何根據(jù)輸入跳轉到下一狀態(tài)
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1\'b0)
state <= IDLE; //任何情況下只要按復位就回到初始狀態(tài)
else case(state)
IDLE : if(pi_money == 2\'b01) //判斷一種輸入情況
state <= HALF;
else if(pi_money == 2\'b10)//判斷另一種輸入情況
state <= ONE;
else
state <= IDLE;
HALF : if(pi_money == 2\'b01)
state <= ONE;
else if(pi_money == 2\'b10)
state <= ONE_HALF;
else
state <= HALF;
ONE : if(pi_money == 2\'b01)
state <= ONE_HALF;
else if(pi_money == 2\'b10)
state <= TWO;
else
state <= ONE;
ONE_HALF: if(pi_money == 2\'b01)
state <= TWO;
else if(pi_money == 2\'b10)
state <= IDLE;
else
state <= ONE_HALF;
TWO : if((pi_money == 2\'b01) || (pi_money == 2\'b10))
state <= IDLE;
else
state <= TWO;
//如果狀態(tài)機跳轉到編碼的狀態(tài)之外也回到初始狀態(tài)
default : state <= IDLE;
endcase
//第二段狀態(tài)機，描述當前狀態(tài) state 和輸入 pi_money 如何影響 po_cola 輸出
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1\'b0)
po_cola <= 1\'b0;
else if((state == TWO && pi_money == 2\'b01) || (state == TWO &&pi_money == 2\'b10) || (state == ONE_HALF && pi_money == 2\'b10))
po_cola <= 1\'b1;
else
po_cola <= 1\'b0;
//第二段狀態(tài)機，描述當前狀態(tài) state 和輸入 pi_money 如何影響 po_money 輸出
always@(posedge sys_clk or negedge sys_rst_n)
if(sys_rst_n == 1\'b0)
po_money <= 1\'b0;
else if((state == TWO) && (pi_money == 2\'b10))
po_money <= 1\'b1;
else
po_money <= 1\'b0;
endmodule
發(fā)表于 12-16 09:38
#2023，你的 FPGA 年度關鍵詞是什么? # PWM模塊更新
之前的因為一些問題發(fā)的code有點問題，這次把更新之后code發(fā)了出來，雖然也不是很完善但是初步還是可以用的；
對應的code如下：
`timescale 1ns / 1ps
modulecreat_PWM
(
inputwireclk,//系統(tǒng)時鐘為100MHz
inputwirerst,//系統(tǒng)復位
inputwirekey_flag1,//占空比上調
inputwirekey_flag2,//占空比下調
inputwirekey_flag3,//頻率上調
inputwirekey_flag4,//頻率下調
output regPWM
);
//PWM波形頻率選擇
reg [1:0] Frequency_seting;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
Frequency_seting <= 2\'b00;
else if( (Frequency_seting == 2\'b11) && (key_flag3==1\'b1) )
Frequency_seting <= 2\'b00;
else if( (Frequency_seting == 2\'b00) && (key_flag4==1\'b1) )
Frequency_seting <= 2\'b11;
else if( key_flag3==1\'b1 )
Frequency_seting <= Frequency_seting + 1\'b1;
else if( key_flag4==1\'b1 )
Frequency_seting <= Frequency_seting - 1\'b1;
else
Frequency_seting <= Frequency_seting;
//PWM波形的頻率設定
reg [23:0] Frequency_CNT_MAX;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
Frequency_CNT_MAX <= 24\'d9_999;
else case( Frequency_seting )
2\'b00 : Frequency_CNT_MAX <= 24\'d9_999;
2\'b01 : Frequency_CNT_MAX <= 24\'d99_999;
2\'b10 : Frequency_CNT_MAX <= 24\'d999_999;
2\'b11 : Frequency_CNT_MAX <= 24\'d9_999_999;
default : Frequency_CNT_MAX <= 24\'d9_999;
endcase
//PWM頻率生成計數(shù)器模塊
reg [23:0] counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
counter <= 0;
else if( counter == Frequency_CNT_MAX)
counter <= 0;
else
counter <= counter + 1\'b1;
//占空比調節(jié)模塊，步進為10%
reg [23:0] duty_counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
duty_counter <= Frequency_CNT_MAX/2;
else if( key_flag1 == 1\'b1 )
duty_counter <= duty_counter + (Frequency_CNT_MAX/10);
else if( key_flag2 == 1\'b1 )
duty_counter <= duty_counter - (Frequency_CNT_MAX/10);
else
duty_counter <= duty_counter;
//生成PWM
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
PWM <= 1\'b0;
else if( duty_counter <= counter )
PWM <= 1\'b1;
else
PWM <= 1\'b0;
endmodule
對應的測試用的testbench如下：
`timescale 1ns/1ns
module tb_creat_PWM();
//****************** Parameter and Internal Signal *******************//
//wire define
wirePWM;
//reg define
reg clk;
reg rst;
reg key_flag1;
reg key_flag2;
reg key_flag3;
reg key_flag4;
//***************************** Main Code ****************************//
initial begin
clk = 1\'b1;
rst <= 1\'b0;
key_flag1 <= 1\'b0;
key_flag2 <= 1\'b0;
key_flag3 <= 1\'b0;
key_flag4 <= 1\'b0;
#201;
rst <= 1\'b1;
#200;
key_flag1 <= 1\'b1;
#100;
key_flag1 <= 1\'b0;
#20000000;
key_flag1 <= 1\'b1;
#100;
key_flag1 <= 1\'b0;
#20000000;
#20000000;
$stop;
end
// creator clk
always #10 clk <= ~clk;
//*************************** Instantiation **************************//
creat_PWMcreat_PWM_inst
(
.clk ( clk),
.rst ( rst),
.key_flag1 ( key_flag1 ),
.key_flag2 ( key_flag2 ),
.key_flag3 ( key_flag3 ),
.key_flag4 ( key_flag4 ),
.PWM ( PWM)
);
endmodule
對應的原始code中的參數(shù)如果修改一下是可以大幅縮短仿真時間，但是一時沒有想起對應的修改模塊內部變量的方法，后面找到后再進行補充。
寫的還是感覺比較差勁，只能說說慢慢進步吧，自己也是自學不久。
發(fā)表于 12-12 10:47
#2023，你的 FPGA 年度關鍵詞是什么? # PWM模塊基礎設計
由于今天連續(xù)多次無法發(fā)布該文章，心態(tài)真的是崩了，由于基礎的PWM比較簡單，此次先給大家展示個半成品，完整狀態(tài)對應的PWM頻率、占空比均可調節(jié)，對應的模塊結構圖如下：
對應的基本code如下：
modulecreat_PWM
(
inputwireclk, //系統(tǒng)時鐘為50MHz
inputwirerst,
inputwirekey_flag1,
inputwirekey_flag2,
output regPWM
);
parameter Frequency_CNT_MAX = 16\'d49_999; //輸出PWM為1KHz，1ms=5000*20ns
//PWM頻率生成計數(shù)器模塊
reg [15:0] couter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
couter <= 0;
else if( couter == Frequency_CNT_MAX )
couter <= 0;
else
couter <= couter + 1\'b1;
//占空比調節(jié)模塊
reg [15:0] duty_counter;
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
duty_counter <= 16\'d24_999;
else if( key_flag1 == 1\'b1 )
duty_counter <= duty_counter + 16\'d49;
else if( key_flag2 == 1\'b1 )
duty_counter <= duty_counter - 16\'d49;
else
duty_counter <= duty_counter;
//生成PWM
always @(posedge clk or negedge rst)
if( rst == 1\'b0 )
PWM <= 1\'b0;
else if( duty_counter <= Frequency_CNT_MAX )
PWM <= 1\'b1;
else
PWM <= 1\'b0;
endmodule
由于是第一次在電子發(fā)燒友上發(fā)文章，體驗感覺真的不太友好，希望能夠把文章的自動保存功能給加上，否則沒有備份真的讓人不開心
發(fā)表于 12-06 21:56
#2023，你的 FPGA 年度關鍵詞是什么? #
FPGA 年度關鍵詞，我的想法是“標準化”；今年的工作中遇到了不少同事的issues，本身都是小問題或者很細節(jié)的東西但是卻反復出現(xiàn)問題，目前想到的最好的辦法是做好設計規(guī)則的標準化才能避免，不知道大家有沒有更好的建議？
發(fā)表于 12-06 20:31
工商網(wǎng)監(jiān)
評論