占空比為50%的3分頻電路

在一個(gè)揚(yáng)聲器系統(tǒng)里，人們把箱體、分頻電路、揚(yáng)聲器單元稱為揚(yáng)聲器系統(tǒng)的三大件，而分頻電路對(duì)揚(yáng)聲器系統(tǒng)能否高質(zhì)量地還原電聲信號(hào)起著極其重要的作用。尤其在中、高頻部分，分頻電路所起到的作用就更為明顯。

分頻電路的作用

1、合理地分割各單元的工作頻段；

2、合理地進(jìn)行各單元功率分配；

3、使各單元之間具有恰當(dāng)?shù)南辔魂P(guān)系以減少各單元在工作中出現(xiàn)的聲干涉失真；

4、利用分頻電路的特性以彌補(bǔ)單元在某頻段里的聲缺陷；

5、將各頻段圓滑平順地對(duì)接起來(lái)。

顯然，分頻電路的這些作用已被人們所認(rèn)識(shí)和接受。

占空比為50%的3分頻電路

時(shí)序圖工具

{signal： ［

{name： ‘clk’， wave： ‘P…P…’}，

{name： ‘clk1’， wave： ‘H.LH.LH.L’}，

{name： ‘clk2’， wave： ‘lh.lh.lh.l’，phase:0.5}，

{}，

{name： ‘clk1 & clk2’， wave： ‘nhlnhlnhp’}

］}

目前各個(gè)FPGA廠家一般都有集成的鎖相環(huán)資源，但在設(shè)計(jì)對(duì)于時(shí)鐘要求不高的基本設(shè)計(jì)，通過(guò)邏輯進(jìn)行時(shí)鐘分頻依然有效，還可以節(jié)省芯片內(nèi)部的鎖相環(huán)資源，其中分頻又分為，偶數(shù)分頻，奇數(shù)數(shù)分頻，小數(shù)分頻，此次主要涉及奇數(shù)分頻，設(shè)計(jì)一個(gè)占空比為50%的三分頻電路，仿真環(huán)境采用edaplayground.com.

奇數(shù)分頻原理

分別采用上升沿進(jìn)行一個(gè)占空比為2/3的始終，在次用下降樣設(shè)計(jì)同樣的占空比，最后將兩者進(jìn)行相與，得到占空比為50%的三分頻電路。

// Code your design here

`timescale 1ns/1ps

module div3_half（

input Sys_clk，

input Sys_reset，

output div3 ，

output clk1，

output clk2

）;

reg clk1;//2/3 is high posedge

reg clk2;//2/3 is high negedge

//counter

reg ［1:0］count;

always @ （posedge Sys_clk ）

if（！Sys_reset）

count 《= 2‘b0;

else if（count ==2’d2）

count 《= 2‘b0;

else

count 《= count +1’b1;

always @（posedge Sys_clk ）

if（！Sys_reset）

begin

clk1 《=1‘b1;

end

else if（count == 2’d1 | count == 2‘d2）

clk1 《= ~clk1;

always @（negedge Sys_clk ）

if（！Sys_reset）

begin

clk2 《=1’b1;

end

else if（count == 2‘d2 | count ==2’d1）

clk2 《= ~clk2;

//------------------------------------------------

assign div3 =clk1 & clk2;

endmodule

// Code your testbench here

// or browse Examples

`timescale 1ns/1ps

module tset（）;

reg Sys_clk;

reg Sys_reset;

wire div3;

initial

begin

$dumpfile（“d.vcd”）;

$dumpvars（1）;

Sys_clk=0;

Sys_reset = 0;

#100

Sys_reset =1;

end

always #10 Sys_clk = ~Sys_clk;

div3_half div3_half_inst（Sys_clk，Sys_reset，div3，clk1，clk2）;

endmodule

仿真結(jié)果