PCB設(shè)計：BGA芯片里面不能穿差分線的怎么辦

你肯定會相信阻抗不匹配影響PCB性能；你會相信等長做得不好影響DDR的時序；你也會相信PCB太長的話高速信號會有問題；但是如果我們告訴你總有一天BGA芯片里面不能穿差分線的話，你會相信嗎？
所謂BGA，也就是學(xué)名為球柵陣列封裝的芯片，是芯片封裝界發(fā)展到今天為止算是集成度最高的封裝技術(shù)了哈。小則幾百pin，多則幾千pin都密密麻麻的按照一定的pitch間距進行排列，我們目前常用的pitch為1.2mm，1mm，0.8mm這些。

那么說到密集，大家肯定都有過這樣的經(jīng)歷，也就是處于BGA里面的高速信號如果要走出BGA的話，一般會在pin的位置去做fanout，也就是所謂的BGA扇出，然后通過一個內(nèi)層（當(dāng)然底層也可以）從BGA里面層層進行突圍，直到走出BGA區(qū)域為止。有的時候，這對走線在走出來的過程中經(jīng)過的地方可謂是非常的坎坷，坑坑洼洼的，例如下面這樣，做過高速信號PCB設(shè)計的粉絲們應(yīng)該都很清楚為什么會這樣了哈。

我們知道，高速信號的過孔是要進行反焊盤處理的，那么這個時候我們就會發(fā)現(xiàn)，一對從BGA里面走出來的線可能需要經(jīng)過若干個過孔反焊盤的邊緣。為什么叫邊緣呢？因為過孔反焊盤理論上是挖的越大越好，這樣才能最大程度的提高過孔的阻抗，因此在走線經(jīng)過的區(qū)域，基本上是走線上下的參考平面就會被反焊盤挖空掉，也就是在過孔的區(qū)域，走線是沒有多余的參考的。

如果要問大家這個時候是保證過孔的阻抗呢還是保留那么一小段走線的參考平面，我相信百分之80以上的人都說是保證過孔的阻抗，大家的意見都是也就幾十mil的走線少一點參考平面能有多大的影響，再說了，又不是完全沒參考平面，只是沒有多余的參考平面而已嘛。另外很重要的一點就是，這個是作為PCB設(shè)計界一個通用的處理方式，而且在大多數(shù)產(chǎn)品做出來之后都是沒有問題的。因此大家也就覺得是一個很穩(wěn)妥的設(shè)計方法了。

但是高速先生總喜歡對一些看起來很正常的設(shè)計理念進行“挑戰(zhàn)”，這次我們就針對BGA穿線是不是真的沒有問題進行研究。我們做了一塊測試板，驗證下在1.0mm pitch BGA間距的情況下穿線的影響。如下所示：我們在1.0mm的BGA下穿過一對差分線，然后模擬經(jīng)過若干個其他走線的過孔反焊盤區(qū)域的情況，我們來看看這對走線本身的性能如何。

經(jīng)過我們對幾塊板的同一個待測物的測試結(jié)果對比發(fā)現(xiàn)，結(jié)論是驚人的一致?。?！它的損耗不會是一條我們認(rèn)為的平直的曲線，其中在25GHz之后有非常巨大的諧振點。

那個，我相信大多數(shù)粉絲們都能看懂上圖的插入損耗曲線，至少能分辨出好還是不好。

好，我們繼續(xù)往下講，從這個糟糕的S參數(shù)來看，我們大致可以判斷它的可用范圍在25GHz內(nèi)，如果大家還是對頻域參數(shù)不是很熟悉的話，我們換成大家喜歡的時域來分析哈。從上面的損耗參數(shù)來看，走現(xiàn)在很成熟的10Gbps到25Gbps應(yīng)該都是沒太大問題的，那我們就直接跳過10G到25G，從56Gbps起步來衡量。那放到我們現(xiàn)在也做得比較多的56G-PAM4的高速設(shè)計上，我們看看如果發(fā)送一個理想的56G-PAM4信號源經(jīng)過這個BGA扇出之后會是怎么樣呢？

恩，看來這個BGA的扇出設(shè)計對于56G-PAM4還是OK的，那我們再來個更厲害的？目前業(yè)界已經(jīng)開始對112G-PAM4進行研究了，那高速先生也嘗試下加入一個112G-PAM4的信號源進去，看看經(jīng)過這個BGA扇出之后會是什么情況。結(jié)果如下所示：

從上面的眼圖可以看到，就只是經(jīng)過了一個BGA扇出之后眼圖就“涼”了一半了，壓根都還沒開始走線，加上走線的話估計就……呃！
就像前面所說的，在112G來臨的時候，如果還是像上面一樣的BGA扇出的話，這對差分線的性能會大打折扣，甚至可能一個我們認(rèn)為很簡單的扇出設(shè)計就消耗掉整個通道的裕量。BGA扇出雖然是個很簡單而且約定俗成的設(shè)計，但是在信號速率越來越高之后，信號的性能會受到越來越多因素的影響，比如BGA的pitch大小，過孔反焊盤設(shè)計，疊層設(shè)計，線寬線距選擇，加工誤差等，使得原本看起來一個很平常的設(shè)計都可能出現(xiàn)問題，這可能也變成我們SI未來要去思考的問題了。

編輯：hfy