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      AWR Design Environment平臺新版本亮點(diǎn)功能和優(yōu)勢一覽

      封裝與高速技術(shù)前沿 ? 來源：封裝與高速技術(shù)前沿 ? 作者：封裝與高速技術(shù)前 ? 2022-10-27 13:29 ? 次閱讀

      現(xiàn)已推出新功能并支持工作流程互操作性

      Cadence AWR Design Environment 平臺可提高工程團(tuán)隊(duì)的生產(chǎn)力并減少周轉(zhuǎn)時間，加速射頻/微波元件和系統(tǒng)的開發(fā)。通過先進(jìn)的設(shè)計(jì)自動化、項(xiàng)目管理、集成多物理場分析，以及與 Cadence 面向集成電路和 PCB 技術(shù)的制造布局工具實(shí)現(xiàn)工作流程互操作性，工程師可以消除阻礙產(chǎn)品開發(fā)的瓶頸，避免昂貴的重新設(shè)計(jì)。

      借助最新版 AWR 軟件，射頻設(shè)計(jì)團(tuán)隊(duì)可以直接研究芯片、封裝和 PCB 集成的影響，并擴(kuò)展工作流程，涵蓋：

      Clarity 3D Solver，用于大規(guī)模 3D 結(jié)構(gòu)的電磁分析

      Celsius Thermal Solver，用于單片微波集成電路 (MMIC) 和射頻 PCB 高功耗應(yīng)用的電熱協(xié)同仿真

      Allegro PCB Designer 用于在各自的布局和簽核工具中隨時與系統(tǒng)的非射頻設(shè)計(jì)數(shù)據(jù)進(jìn)行整合

      Virtuoso Design Platform 和Virtuoso RF Solution可以集成來自 AWR Design Environment 中的射頻 IP，以便在大型電子系統(tǒng)設(shè)計(jì)中交叉使用

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      審核編輯 ：李倩

      聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。 舉報投訴
      • 集成電路
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      • pcb
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      • 射頻設(shè)計(jì)
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      原文標(biāo)題：AWR Design Environment 平臺 新版本亮點(diǎn)功能和優(yōu)勢一覽

      文章出處：【微信號：封裝與高速技術(shù)前沿，微信公眾號：封裝與高速技術(shù)前沿】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

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