SystemVerilog中bind用法總結(jié)+送實(shí)驗(yàn)源碼和腳本

1.前言

bind是systemverilog中一個(gè)重要的知識(shí)點(diǎn)，很多時(shí)候能夠在驗(yàn)證中發(fā)揮重要的作用，今天就針對(duì)這個(gè)知識(shí)點(diǎn)做一個(gè)梳理，希望能幫助到大家。

2. 為什么需要bind

當(dāng)RTL已經(jīng)編寫完畢，驗(yàn)證工程師有責(zé)任添加斷言時(shí)。RTL設(shè)計(jì)者不希望驗(yàn)證工程師為了添加斷言而修改其RTL，于是SystemVerilog的綁定特性應(yīng)運(yùn)而生。bind可以實(shí)現(xiàn)驗(yàn)證和設(shè)計(jì)的分離，將module/interface/program綁定到任意的設(shè)計(jì)模塊或者其特定例化中，可以將interface直接bind到top module中進(jìn)行例化。bind可以使得驗(yàn)證工程師不改動(dòng)或最小的改動(dòng)原有設(shè)計(jì)代碼和文件結(jié)構(gòu)，就能夠?qū)崿F(xiàn)對(duì)設(shè)計(jì)代碼的檢查。

SystemVerilog斷言（SVA）可以直接添加到RTL代碼中，也可以通過(guò)bindfile間接添加。實(shí)踐表明，大多數(shù)的斷言最好是使用bindfile添加。在獨(dú)立的文件中寫入所有必需的斷言，使用bind就可以將斷言文件的端口與測(cè)試代碼中RTL的端口/信號(hào)綁定。這是多么酷的一個(gè)功能。

3. bind的語(yǔ)法

bind用于指定module、interface、program的一個(gè)或多個(gè)實(shí)例化，而無(wú)需修改目標(biāo)文件的代碼。因此，封裝在module、interface、program中的插入代碼或斷言可以以非侵入方式(non-intrusive manner)在目標(biāo)模塊或模塊實(shí)例中實(shí)例化。類似地，封裝在接口中的檢測(cè)代碼可以綁定到目標(biāo)接口或接口實(shí)例。

SVA檢驗(yàn)器通過(guò)關(guān)鍵字bind可以與設(shè)計(jì)中的任何模塊（module）或者實(shí)例（instance）綁定。將SVA檢驗(yàn)器可以與模塊、模塊的實(shí)例或者一個(gè)模塊的多個(gè)實(shí)例進(jìn)行bind綁定。實(shí)現(xiàn)綁定時(shí)，使用的是設(shè)計(jì)中的實(shí)際信號(hào)，語(yǔ)法如下：

bind ;

這里注意以下幾點(diǎn)：

[1] 通過(guò)bind語(yǔ)句將SVA的checker與設(shè)計(jì)模塊綁定，等價(jià)于將SVA例化到設(shè)計(jì)模塊中。

[2] bind不僅可以將斷言與設(shè)計(jì)module綁定，也可以將任意兩個(gè)模塊之間進(jìn)行綁定。

[3] bind功能可用于以下位置：

4. bind的具體應(yīng)用實(shí)例

4.1 通過(guò)模塊名實(shí)現(xiàn)綁定

語(yǔ)法：bind module_name sva_name sva_inst;

具體實(shí)例的代碼如下圖所示：

針對(duì)上圖中代碼的一些解釋：

[1] dut 是module的名字

[2] dut_assert 是內(nèi)部包含 property 以及斷言的模塊，可以是 module 或者 interface

[3] my_assert是dut_assert的實(shí)例化名字

[4] 括號(hào)中的信號(hào)clk/rst_n/vld/rdy是dut的端口信號(hào)，并且連接到dut_assert的對(duì)應(yīng)端口

[5] 包含斷言的interface/module，其端口信號(hào)的方向均為input，也就是說(shuō)property中包含的信號(hào)都是從該interface/module外部給進(jìn)來(lái)的。

bind成功后，斷言會(huì)關(guān)聯(lián)到module_name的所有例化示例，sva_inst路徑位于rtl_inst下一層，參考下面仿真器中的hierarchy結(jié)構(gòu)：

具體的實(shí)驗(yàn)源代碼和腳本，請(qǐng)參考分享的網(wǎng)盤鏈接中的basic目錄。

4.2 通過(guò)模塊實(shí)例化名實(shí)現(xiàn)綁定

語(yǔ)法：bind module_name:mudule_inst_name sva_name sva_inst;

具體實(shí)例的代碼如下圖所示：

注意跟4.1的區(qū)別：

上圖中第64行中，對(duì)dut的實(shí)例化my_dut1和my_dut2進(jìn)行bind。

下圖中的hierarchy結(jié)構(gòu)圖和上圖中的代碼是正確對(duì)應(yīng)的，這也很好理解。

具體的實(shí)驗(yàn)源代碼和腳本，請(qǐng)參考分享的網(wǎng)盤鏈接中的basic目錄。

4.3 通過(guò)模塊名實(shí)現(xiàn)bind的另一個(gè)例子

前面的例子對(duì)bind的基本用法已經(jīng)講的很清楚了，下面的例子只是想說(shuō)明下面這一點(diǎn)：可以將需要的所有斷言寫入獨(dú)立的文件中，使用bind也可以將斷言文件的端口與測(cè)試臺(tái)代碼中RTL的端口/信號(hào)綁定。下面是這個(gè)例子的詳細(xì)代碼截圖。

下圖是testbench(最大的module)的代碼截圖：

下圖是DUT代碼的截圖：

下圖是斷言模塊：

如下圖所示，bind功能單獨(dú)寫在一個(gè)獨(dú)立module中，這種用法EDA工具也是支持的，這是這個(gè)例子跟上面例子的最大區(qū)別。

注意理解下圖中的hierarchy結(jié)構(gòu)，

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4.4 參數(shù)化bind的實(shí)例

從前面的例子，我們可以很好的理解SV中的綁定命令允許向模塊添加新功能，通常用于向RTL模塊添加新的檢查。再往深里研究一下，bind還可以繼承參數(shù)，綁定模塊可以根據(jù)其使用位置參數(shù)化自身。

下面的代碼用于演示bind的參數(shù)化特性，該特性允許綁定模塊(bdut模塊)根據(jù)其使用位置參數(shù)化自身。

當(dāng)查看bind語(yǔ)句（下圖中第29行）時(shí)，它使用的所有參數(shù)都沒(méi)有在第29行定義，但當(dāng)綁定被激活時(shí)，它就有了參數(shù)化自身的作用域。其實(shí)也很好理解，我們可以想象把第29行粘貼到“dut”中；在那里所有的定制參數(shù)都將流到“bdut”的實(shí)例化中。

需要注意的一個(gè)特殊情況是，第29行的“.Z（）”參數(shù)化為空。這允許“bdut”的默認(rèn)值接管。第10行根據(jù)參數(shù)化在“bdut”中創(chuàng)建“邏輯[X]總線”。這可用于生成參數(shù)化覆蓋點(diǎn)或其他需要參數(shù)化的功能。

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5. 通過(guò)interface實(shí)現(xiàn)bind功能

這在用法上跟上面模塊的例子一模一樣，只是把module換成interface即可，這里就不再贅述了。

6. 贈(zèng)送實(shí)驗(yàn)源碼和Makefile腳本

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