過(guò)采樣ADC和PGA相結(jié)合提供127dB動(dòng)態(tài)范圍

作者：Colm Slattery and Mick McCarthy

在電子工業(yè)中，測(cè)量具有寬動(dòng)態(tài)范圍的信號(hào)的需求非常普遍，但當(dāng)前的技術(shù)通常難以滿足實(shí)際的系統(tǒng)要求。稱重系統(tǒng)通常使用稱重傳感器橋式傳感器，其最大滿量程輸出為1 mV至2 mV。此類系統(tǒng)可能需要1，000，000：1的分辨率，當(dāng)以2 mV輸入為參考時(shí)，需要高性能、低噪聲、高增益放大器和Σ-?調(diào)制器。同樣，醫(yī)療應(yīng)用的化學(xué)和血液分析通常使用光電二極管傳感器，產(chǎn)生非常小的電流，需要精確測(cè)量（見(jiàn)圖1）。通常使用低噪聲跨阻放大器，具有多級(jí)增益和后處理。

圖1.稱重傳感器和光電二極管應(yīng)用的輸入。

雖然實(shí)際傳感器數(shù)據(jù)通常只占輸入信號(hào)范圍的一小部分，但系統(tǒng)通常必須設(shè)計(jì)為處理故障條件。因此，寬動(dòng)態(tài)范圍、小輸入的高性能以及對(duì)快速變化信號(hào)的快速響應(yīng)是關(guān)鍵要求。一些應(yīng)用，如振動(dòng)監(jiān)測(cè)系統(tǒng)，同時(shí)包含交流和直流信息，因此精確監(jiān)測(cè)小信號(hào)和大信號(hào)的能力變得越來(lái)越重要。

這些要求要求靈活的信號(hào)調(diào)理模塊具有低噪聲輸入、相對(duì)較高的增益，并且能夠在不影響性能的情況下動(dòng)態(tài)改變?cè)鲆嬉皂憫?yīng)輸入電平變化，同時(shí)仍保持寬動(dòng)態(tài)范圍?，F(xiàn)有的Σ-?技術(shù)可以提供許多應(yīng)用所需的動(dòng)態(tài)范圍，但代價(jià)是更新速率。本文介紹一種替代方法，該方法使用高速逐次逼近采樣ADC，并結(jié)合自動(dòng)量程可編程增益放大器（PGA）前端。增益根據(jù)模擬輸入值自動(dòng)變化，它使用過(guò)采樣將系統(tǒng)的動(dòng)態(tài)范圍增加到126 dB以上。

科技

在ADC應(yīng)用中，動(dòng)態(tài)范圍是滿量程均方根值與均方根噪聲之比，通常在模擬輸入短路時(shí)測(cè)量。通常以分貝表示（dBV = 20 × log10電壓比），它表示ADC可以解析的信號(hào)幅度范圍;動(dòng)態(tài)范圍為60 dB的ADC可以分辨1000：1范圍的信號(hào)幅度。對(duì)于N位ADC，動(dòng)態(tài)范圍（DR）的計(jì)算公式為：

DR = 6.021N + 1.763 dB

Σ-?ADC（如AD7767）通過(guò)將Σ-?調(diào)制器與數(shù)字后置處理器相結(jié)合，可實(shí)現(xiàn)出色的動(dòng)態(tài)范圍。轉(zhuǎn)換器之后的數(shù)字濾波可消除帶外量化噪聲，但也降低了fMCLK，在過(guò)濾器的輸入處，到fMCLK/8,fMCLK/16，或fMCLK/32，在數(shù)字輸出端 — 取決于所使用的設(shè)備型號(hào)。為了增加動(dòng)態(tài)范圍，可以添加低噪聲PGA來(lái)調(diào)節(jié)輸入信號(hào)以達(dá)到滿量程。系統(tǒng)的本底噪聲將主要由前端PGA的輸入噪聲主導(dǎo)，具體取決于增益設(shè)置。如果信號(hào)太大，則會(huì)超出ADC輸入的量程。如果信號(hào)太小，它會(huì)在轉(zhuǎn)換器的量化噪聲中丟失。Σ-?ADC通常用于需要較低系統(tǒng)更新速率的應(yīng)用。

過(guò)采樣逐次逼近型ADC，改善動(dòng)態(tài)范圍

增加逐次逼近型ADC動(dòng)態(tài)范圍的一種方法是實(shí)現(xiàn)過(guò)采樣：以遠(yuǎn)高于奈奎斯特頻率的速率對(duì)輸入信號(hào)進(jìn)行采樣的過(guò)程。一般來(lái)說(shuō)，采樣頻率每增加一倍，噪聲性能就會(huì)提高約3 dB（見(jiàn)圖2）。過(guò)采樣可以使用后處理技術(shù)以數(shù)字方式實(shí)現(xiàn)。AD7606等部分ADC具有可編程過(guò)采樣速率，使最終用戶能夠選擇合適的過(guò)采樣比。

圖2.過(guò)采樣可降低噪聲。

將 PGA 功能與過(guò)采樣相結(jié)合

為了實(shí)現(xiàn)最大動(dòng)態(tài)范圍，可以添加前端PGA級(jí)，以提高非常小信號(hào)輸入的有效信噪比（SNR）。考慮>126 dB的系統(tǒng)動(dòng)態(tài)范圍要求。首先，計(jì)算最小均方根噪聲以實(shí)現(xiàn)此動(dòng)態(tài)范圍。例如，3 V輸入范圍（6 V p-p）的滿量程均方根值為2.12 V（6/2√2）。最大允許系統(tǒng)噪聲計(jì)算公式為

126 dB = 20 對(duì)數(shù)（2.12 V/rms 噪聲）)

因此，均方根噪聲≈1 μV rms。

現(xiàn)在，考慮系統(tǒng)更新速率，它將確定過(guò)采樣率和最大噪聲量，參考輸入（RTI），這是系統(tǒng)中可以容忍的。例如，當(dāng)AD7985 16位、2.5 MSPS PulSAR ADC以600 kSPS（11 mW耗散）和72的過(guò)采樣比運(yùn)行時(shí)，輸入信號(hào)的帶寬限制為約4 kHz。總均方根噪聲只是噪聲密度（ND）乘以√f），因此最大允許輸入頻譜噪聲密度（ND）可以計(jì)算為：?

1 μV rms = ND × √4 kHz

或者，ND = 15.5 nV/√Hz

根據(jù)RTI系統(tǒng)輸入噪聲的品質(zhì)因數(shù)，可以選擇合適的儀表放大器，該儀表放大器將提供足夠的模擬前端增益（與ADC的SNR相加時(shí)，并伴有相關(guān)的過(guò)采樣），以實(shí)現(xiàn)所需的126 dB。對(duì)于AD7985，典型SNR值為89 dB，過(guò)采樣72可再提高~18 dB（72約為26，每加倍增加 3 dB）。實(shí)現(xiàn)126 dB DR仍需要20 dB以上的改進(jìn)，這可來(lái)自模擬PGA級(jí)提供的增益。儀表放大器必須提供≥20的增益（或不超過(guò)15.5 nV/√Hz噪聲密度規(guī)格）。AD8253是一款10 MHz、20 V/μs、G = 1、10、100、1000 iCMOS可編程增益儀表放大器，是一款不錯(cuò)的產(chǎn)品;它具有一個(gè)低噪聲、10 nV/√Hz輸入級(jí)，增益為100，適用于所需帶寬，如圖3所示。?

圖3.AD8253儀表放大器：框圖和噪聲頻譜密度。

實(shí)現(xiàn)前端PGA增益和ADC過(guò)采樣的系統(tǒng)級(jí)解決方案如圖4所示。AD8021是一款2.1 nV/√Hz低噪聲、高速放大器，能夠驅(qū)動(dòng)AD7985。它還對(duì)AD8253輸出進(jìn)行失調(diào)和衰減。AD8253和AD8021均采用外部共模偏置電壓工作，這些電壓結(jié)合在一起可在ADC輸入端保持相同的共模電壓。

圖4.低噪聲寬帶模擬前端。

由于整個(gè)系統(tǒng)的噪聲預(yù)算最大為15 nV/√Hz（參考輸入（RTI），因此計(jì)算每個(gè)模塊的主要噪聲源以確保不超過(guò)15 nV/√Hz硬限值非常有用。AD8021折合到輸入端的噪聲規(guī)格為<3 nV/√Hz，當(dāng)折合到增益為100 AD8253級(jí)的輸入端時(shí)，可以忽略不計(jì)。AD7985的額定SNR為89 dB，采用外部4.5 V基準(zhǔn)電壓源，噪聲分辨率為<45 μV rms?？紤]到ADC的奈奎斯特帶寬為300 kHz，它將在該帶寬上貢獻(xiàn)~83 nV/√Hz。當(dāng)參考AD7985的輸入時(shí)，其<1 nV/√Hz在系統(tǒng)中可以忽略不計(jì)，其中RTI噪聲源使用平方和根計(jì)算求和。

使用AD8253的另一個(gè)好處是它具有數(shù)字增益控制功能，允許系統(tǒng)增益根據(jù)輸入變化動(dòng)態(tài)變化。這是利用系統(tǒng)的數(shù)字信號(hào)處理能力智能實(shí)現(xiàn)的。

本應(yīng)用中數(shù)字處理的主要功能是利用AD7985 16位轉(zhuǎn)換結(jié)果產(chǎn)生更高分辨率的輸出。這是通過(guò)抽取數(shù)據(jù)并根據(jù)輸入幅度自動(dòng)切換模擬輸入增益來(lái)實(shí)現(xiàn)的。這種過(guò)采樣導(dǎo)致輸出數(shù)據(jù)速率低于ADC采樣速率，但動(dòng)態(tài)范圍大大增加。

為了對(duì)該應(yīng)用的數(shù)字端進(jìn)行原型設(shè)計(jì)，使用了現(xiàn)場(chǎng)可編程門陣列（FPGA）作為數(shù)字內(nèi)核。為了快速調(diào)試系統(tǒng)，模擬電路和FPGA被整合到一個(gè)電路板中，如圖5所示，使用系統(tǒng)演示平臺(tái)（SDP）連接器標(biāo)準(zhǔn)，允許USB輕松連接到PC。SDP 是可重復(fù)使用的硬件和軟件的組合，允許通過(guò)最常用的組件接口輕松控制和捕獲硬件。

圖5.在具有 FPGA、SDP 和 PC 的系統(tǒng)中使用模擬前端 （AFE）。

基本控制流程如下：

上電后，執(zhí)行零點(diǎn)校準(zhǔn)操作。AD8253的差分模擬輸入短路至地，AD7985在每個(gè)增益設(shè)置下執(zhí)行轉(zhuǎn)換。ADC 值被存儲(chǔ)起來(lái)供以后使用。

校準(zhǔn)后，F(xiàn)PGA以預(yù)設(shè)速率向AD7985提供周期性轉(zhuǎn)換啟動(dòng)信號(hào)，在本例中約為600 kSPS。每個(gè)ADC結(jié)果被讀入FPGA，并傳遞到抽取和增益模塊。

增益模塊查看當(dāng)前ADC結(jié)果、上一個(gè)ADC結(jié)果和電流增益設(shè)置，并確定下一個(gè)ADC轉(zhuǎn)換最合適的增益設(shè)置。此過(guò)程詳述如下。

抽取模塊接收每個(gè)ADC樣本、該樣本的當(dāng)前PGA增益設(shè)置以及過(guò)程早期存儲(chǔ)的校準(zhǔn)值。收到72個(gè)ADC樣本后，23位輸出結(jié)果是72個(gè)樣本的平均值，并考慮了失調(diào)和增益。

然后將此23位結(jié)果轉(zhuǎn)換為二進(jìn)制補(bǔ)碼，并以與Blackfin串行端口（SPORT）兼容的格式從FPGA接收，并由SDP-B硬件捕獲。然后每72個(gè)ADC采樣后用一個(gè)新詞重復(fù)該過(guò)程。

FPGA中實(shí)現(xiàn)的兩個(gè)關(guān)鍵模塊是抽取器和增益計(jì)算器。以下是每個(gè)塊的詳細(xì)說(shuō)明。

抽取器

此塊具有管理一些順序數(shù)據(jù)處理步驟的內(nèi)部狀態(tài)機(jī)：

每個(gè)單獨(dú)的AD7985樣本都?xì)w一化為相同的尺度。例如：AD7985的4 mV輸入，采用4.5 V基準(zhǔn)電壓源時(shí)，給出一個(gè)代碼（4 mV/4.5 V × 65535）= 58，G = 1。G = 100時(shí)，ADC在輸入端看到400 mV，輸出代碼為5825。對(duì)于模擬前端（AFE）增益為1的ADC樣本，當(dāng)AFE增益為100時(shí)，必須將樣本乘以100以抵消縮放效應(yīng)。這可確保無(wú)論AFE增益設(shè)置如何，都可以正確平均和抽取這些樣本。

使用抽取器功能后，可以對(duì)模擬輸入進(jìn)行初始測(cè)試。

輸入短路后，可以在高增益直流模式下測(cè)試系統(tǒng)（見(jiàn)圖6）。

圖6.輸入短路時(shí)進(jìn)行系統(tǒng)高增益直流模式噪聲測(cè)試。

結(jié)果表明，峰峰值噪聲為6位，均方根噪聲為0.84 LSB @ 16位 = 0.654 μV rms。對(duì)于2.12 V rms滿量程范圍，動(dòng)態(tài)范圍可計(jì)算為

DR = 20 日志10(滿量程/均方根噪聲）= ~130 dB

因此，系統(tǒng)可以輕松滿足有關(guān)噪聲的動(dòng)態(tài)范圍目標(biāo)。使用50 mV p-p交流模擬輸入進(jìn)行測(cè)試時(shí)，在頻域中觀察到明顯的失真（見(jiàn)圖7）。此特定輸入幅度突出了系統(tǒng)最壞情況 - 當(dāng)交流輸入幅度略大于增益 = 100 模式處理的范圍時(shí)，系統(tǒng)定期在兩種模式之間切換。增益門限的選擇也會(huì)加劇這種范圍切換效應(yīng)，如下所述。每種增益模式下失調(diào)之間的不匹配將顯示為粗諧波失真，因?yàn)橛?jì)算出的輸出代碼會(huì)跳轉(zhuǎn)每個(gè)范圍內(nèi)失調(diào)之間的差值。

圖7.最差情況下的輸入幅度，無(wú)需校準(zhǔn)。

簡(jiǎn)單地校準(zhǔn)每個(gè)增益范圍內(nèi)的零點(diǎn)偏移可以顯著減少信號(hào)失真。事實(shí)上，僅校準(zhǔn)就可以將諧波降低約50 dB，如圖8所示。即使是最壞情況下的輸入音，諧波也已降至–110 dB FS電平。

圖8.帶校準(zhǔn)的最差情況輸入幅度。

校準(zhǔn)后的偏移從歸一化樣品中去除。由于校準(zhǔn)是在兩種增益設(shè)置下執(zhí)行的，因此去除的失調(diào)取決于獲取ADC采樣時(shí)的增益。

歸一化和失調(diào)校正的樣本被添加到累加器寄存器中，該寄存器在上電時(shí)復(fù)位，每次接收到72個(gè)樣本時(shí)。當(dāng)收到 72 個(gè)樣本并將其添加到累加器時(shí)，總和將傳遞到除法器，除法器將累加器中的值除以 72 以產(chǎn)生 23 位平均結(jié)果。設(shè)置輸出標(biāo)志以指示除法已完成并且新結(jié)果已準(zhǔn)備就緒。

增益設(shè)置

該模塊根據(jù)電流增益設(shè)置、兩個(gè)原始ADC樣本和一些硬編碼閾值數(shù)字輸出新的增益設(shè)置。系統(tǒng)中使用四個(gè)閾值;選擇這些閾值對(duì)于最大化系統(tǒng)的模擬輸入范圍至關(guān)重要，確保G = 100模式用于盡可能多的信號(hào)范圍，同時(shí)防止ADC輸入超量程。請(qǐng)注意，此增益模塊作用于每個(gè)原始ADC結(jié)果，而不是已歸一化的數(shù)據(jù)?？紤]到這一點(diǎn)，可以在這樣的系統(tǒng)中使用的一些閾值的說(shuō)明性示例（假設(shè)中間量程為零的雙極系統(tǒng)）如下：

T1（正下限閾值）：+162（中量程以上 162 個(gè)代碼） T2（負(fù)下限閾值）：–162（低于中量程 162 個(gè)代碼） T3（正上限閾值）：+32，507（低于正滿量程 260 個(gè)代碼） T4（負(fù)上限閾值）：–32，508（負(fù)滿量程以上 260 個(gè)代碼）

在 G = 1 模式下，使用內(nèi)部極限 T1 和 T2。當(dāng)實(shí)際ADC結(jié)果介于T1和T2之間時(shí)，增益切換為G = 100模式。這可確保ADC接收的模擬輸入電壓盡快最大化。

在G = 100模式下，使用外部極限T3和T4。如果預(yù)測(cè)ADC結(jié)果高于T3或低于T4，則增益切換到G = 1模式，以防止ADC輸入超量程（見(jiàn)圖9）。

圖9.當(dāng)預(yù)測(cè)ADC輸入超出閾值限值時(shí)，從放大器輸入到轉(zhuǎn)換器輸入的增益降低100。（藍(lán)線：放大器輸入;紅線：轉(zhuǎn)換器輸入。

在G = 100模式下，如果算法預(yù)測(cè)下一個(gè)ADC樣本將剛好超出外部閾值（使用非常基本的線性預(yù)測(cè)），給出+32，510的ADC結(jié)果，則增益切換到G = 1，而不是+32，510，下一個(gè)ADC結(jié)果是+325。

在這樣的系統(tǒng)中，為了防止顫振（在閾值附近快速重復(fù)增益切換），遲滯（100：1和1至100開(kāi)關(guān)電平的分離）對(duì)于確定正確的閾值限值非常重要。在本例中使用的實(shí)際限值的計(jì)算中，內(nèi)置了顯著的滯后。如果系統(tǒng)從高增益（G = 100）模式切換到低增益（G = 1）模式，系統(tǒng)的模擬輸入電壓必須降低近50%才能恢復(fù)到高增益模式。

全系統(tǒng)性能

借助完全優(yōu)化的增益和抽取算法，整個(gè)系統(tǒng)已準(zhǔn)備就緒，可以進(jìn)行測(cè)試。圖10顯示了系統(tǒng)對(duì)以1 kHz運(yùn)行的–0.5 dBFS大信號(hào)輸入音的響應(yīng)。當(dāng)考慮到100的PGA增益時(shí)，實(shí)現(xiàn)的動(dòng)態(tài)范圍為127 dB。

圖 10.對(duì)大規(guī)模 1kHz 信號(hào)的響應(yīng)。

同樣，在圖11中測(cè)試小信號(hào)輸入時(shí)，在–46.5 dBFS時(shí)輸入音為70 Hz，可實(shí)現(xiàn)高達(dá)129 dB的動(dòng)態(tài)范圍。在較小的輸入音調(diào)下，性能有望得到改善，因?yàn)樵诖藴y(cè)量期間不會(huì)發(fā)生增益范圍的有源切換。

圖 11.對(duì) 70 Hz 時(shí)的小量程輸入信號(hào)的響應(yīng)。

結(jié)論

系統(tǒng)的性能依賴于動(dòng)態(tài)切換增益以處理小信號(hào)和大信號(hào)輸入的能力。雖然∑-?技術(shù)提供了出色的動(dòng)態(tài)范圍，但基于SAR的解決方案提供了一種根據(jù)輸入信號(hào)動(dòng)態(tài)改變前端增益的方法，而不會(huì)影響系統(tǒng)性能。這允許實(shí)時(shí)測(cè)量小信號(hào)和大信號(hào)交流和直流輸入，而無(wú)需等待系統(tǒng)建立時(shí)間或由于延遲增益變化而產(chǎn)生大毛刺。

該系統(tǒng)的關(guān)鍵是ADC過(guò)采樣技術(shù)與預(yù)測(cè)增益設(shè)置算法相結(jié)合。增益算法的關(guān)鍵是如何處理輸入信號(hào)的壓擺率。對(duì)于更高的輸入壓擺率，可能需要自定義增益設(shè)置，以便更快地響應(yīng)接近ADC輸入可能超量程電平的信號(hào)。這可以通過(guò)收緊所使用的閾值或使用多個(gè)樣本而不是本例中描述的兩個(gè)樣本對(duì)輸入信號(hào)進(jìn)行更復(fù)雜的預(yù)測(cè)分析來(lái)實(shí)現(xiàn)。相反，在輸入壓擺率非常低的系統(tǒng)中，可以加寬門限，以更好地利用高增益模式，而不會(huì)使ADC輸入過(guò)量程。

雖然本文介紹AD7985 ADC，但所使用的技術(shù)也適用于ADI公司的其他高速轉(zhuǎn)換器。使用更快的ADC采樣速率，最終用戶可以用增加的輸入帶寬和更快的輸出數(shù)據(jù)速率換取更高的過(guò)采樣率，從而實(shí)現(xiàn)更大的動(dòng)態(tài)范圍。

利用AD8253 VGA的額外增益范圍，而不僅僅是G = 1和G = 100，可以進(jìn)一步將增益變化的影響降至最低。在本例中，切換增益時(shí)會(huì)引入少量失真。但是，如果使用G = 10范圍，對(duì)于帶有額外校準(zhǔn)點(diǎn)的三步增益，可以實(shí)現(xiàn)更好的系統(tǒng)THD規(guī)格。