埋入式互連裝置將幫助拯救摩爾定律

埋入式互連裝置將幫助拯救摩爾定律。

一段時(shí)間以來，每種新處理器產(chǎn)生的廢熱都比原先的要多。如果芯片還是按2000年代早期的軌跡發(fā)展，它們的熱功率很快將達(dá)到每平方厘米6400瓦，相當(dāng)于太陽表面的功率通量。

但事情沒有變得那么糟糕，工程師們在努力控制芯片功耗。在性能方面，數(shù)據(jù)中心的片上系統(tǒng)（SoC）設(shè)計(jì)一直僅次于超級計(jì)算機(jī)處理器，它們的功耗通常為200至400瓦/平方厘米。智能手機(jī)芯片的典型功耗為5瓦左右。

不過，雖然計(jì)算機(jī)芯片不會真的把口袋燒一個(gè)洞（盡管它們產(chǎn)生的熱量的確足以煎雞蛋），但要運(yùn)行日常的應(yīng)用程序，它們?nèi)匀恍枰罅康?a href="http://ttokpm.com/tags/電流/" target="_blank">電流。以數(shù)據(jù)中心的片上系統(tǒng)為例：平均來說，它內(nèi)部的晶體管功耗大約為200瓦，在約1到2伏的電壓環(huán)境下，這意味著芯片需要從穩(wěn)壓電源中汲取100到200安的電流。冰箱的電流一般僅為6安。高端手機(jī)的功耗是數(shù)據(jù)中心片上系統(tǒng)的1/10，但即便如此，電流仍然達(dá)到了10至20安。也就是說，你的口袋里可能裝著3臺冰箱！

將電流傳送至數(shù)十億個(gè)晶體管正迅速成為高性能片上系統(tǒng)設(shè)計(jì)的主要瓶頸之一。隨著晶體管不斷變小，為其提供電流的互連裝置必須封裝得越來越緊密，做得越來越小巧，但這會增加電阻和衰減電源。這條路已走不下去：如果不對芯片器件的電子進(jìn)出方式進(jìn)行大的改變，無論我們制造多小的晶體管都無濟(jì)于事。

幸運(yùn)的是，我們有一個(gè)很有希望的解決方案：可以使用長期被忽視的硅的另一面。

從產(chǎn)生電子的電源到用電子進(jìn)行計(jì)算的晶體管，電子要走很長的一段路。在大多數(shù)電子設(shè)備中，電子沿著印刷電路板的銅線到達(dá)片上系統(tǒng)的封裝，經(jīng)過連接芯片與封裝的焊錫球進(jìn)入芯片，然后通過芯片上的互連裝置連接到內(nèi)部晶體管。最后這一步才是真正最重要的。

想知道為什么，最好先了解芯片的制造過程。片上系統(tǒng)從一塊高質(zhì)量的晶體硅開始。我們首先在這塊硅的最上面做一層晶體管。接下來，用金屬的互連裝置將晶體管連接起來，形成有計(jì)算功能的電路。這些互連裝置是一層一層疊起來的，被稱為堆棧，要為當(dāng)今芯片上的數(shù)十億個(gè)晶體管提供電源和數(shù)據(jù)傳輸，堆棧需要達(dá)到10到20層。

為了連接微小的晶體管，最靠近硅晶體管的那幾層又薄又小，但隨著堆棧高度的上升，它們的尺寸會變大。這些互連裝置層越寬，電阻越小，越有利于電源供電。 然后，可以看到，為電路——電源配送網(wǎng)絡(luò)（PDN）——供電的金屬位于晶體管的頂部。我們稱之為正面電源。我們還看到，電源配送網(wǎng)絡(luò)會不可避免地與信號傳輸網(wǎng)絡(luò)爭奪空間，因?yàn)樗鼈児蚕硗唤M銅資源。



為了使片上系統(tǒng)獲取電源和傳輸信號，我們通常將最上面（離晶體管最遠(yuǎn)）的金屬層連接到芯片封裝的焊錫球（也稱為“凸點(diǎn)”）。因此，電子要到達(dá)任意一個(gè)晶體管做有用功，必需穿過10到20層越來越窄且彎彎曲曲的金屬層，直至最終到達(dá)最后一層的本地連接。



這種電源配送方式肯定是有損耗的。在這條路徑的每一階段，有些電能損失了，還有一些用于控制配送本身。對于今天的片上系統(tǒng)，設(shè)計(jì)者通常有一個(gè)損耗預(yù)算，允許封裝和晶體管之間的電壓降低10%。因此，如果電源配送網(wǎng)絡(luò)的總效率達(dá)到90%及以上，那么我們的設(shè)計(jì)就是正確的。

從歷史上看，這種效率可以通過良好的工程設(shè)計(jì)實(shí)現(xiàn)，有些人甚至可能說，與我們今天面臨的挑戰(zhàn)相比，這很容易解決。對于今天的電子設(shè)備，片上系統(tǒng)設(shè)計(jì)者不僅要管理不斷增加的功率密度，而且要管理每一代的功率損失都在急劇增加的互連裝置。

不斷增加的損耗與制造納米級導(dǎo)線的工藝有關(guān)。這一工藝及其使用的材料可以追溯到1997年左右，當(dāng)時(shí)IBM開始用銅代替鋁制造互連裝置，整個(gè)行業(yè)也隨之轉(zhuǎn)變。在那之前，鋁線一直是良好的導(dǎo)體，但隨著摩爾定律曲線向前發(fā)展，它們的電阻很快變得太高、不可靠。在現(xiàn)代集成電路規(guī)模下，銅的導(dǎo)電性更好。但一旦互連裝置的寬度縮小到100納米以下，銅的電阻也開始出現(xiàn)問題。

如今，已制成的最小互連裝置約為20納米，電阻已成為一個(gè)亟待解決的問題。 為了描繪互連裝置中的電子，可將它比喻成臺球桌上的一副臺球?，F(xiàn)在想象一下把它們從桌子的一端推到另一端。少數(shù)幾個(gè)球會在途中發(fā)生相互碰撞和反彈，但大多數(shù)會沿著直線行進(jìn)?，F(xiàn)在再設(shè)想一下把球桌縮小一半，那么你會看到更多的碰撞，球的移動(dòng)也會變慢。

接下來，再次縮小球桌，并將臺球的數(shù)量增加10倍，這就是芯片制造商現(xiàn)在面臨的情況。真正的電子不一定會發(fā)生碰撞，但它們相互距離足夠近時(shí)，產(chǎn)生的分散的力會干擾其在導(dǎo)線中的流動(dòng)。在納米尺寸下，這會導(dǎo)致導(dǎo)線中的電阻大大增加，引發(fā)嚴(yán)重的電源損耗。

電阻增大不是一個(gè)新挑戰(zhàn)，但現(xiàn)在每個(gè)后續(xù)工藝節(jié)點(diǎn)的電阻增大幅度卻是前所未有的。此外，管理這種增長的傳統(tǒng)方法已不再適用，因?yàn)榧{米級的制造規(guī)則強(qiáng)加了許多限制。為了防止電阻增加，可以任意增加某段導(dǎo)線寬度的日子已經(jīng)過去了。現(xiàn)在，設(shè)計(jì)者必須嚴(yán)格遵守導(dǎo)線寬度的特定規(guī)范，否則芯片可能無法制造。因此，行業(yè)面臨雙重問題，即互連裝置的電阻升高以及在芯片空間的縮小。

還有一種方法：可以利用晶體管下面的“空”硅。在作者貝恩（Beyne）和佐格拉福斯（Zografos）工作的微電子研究中心（Imec），我們率先提出了一種“埋入式電源軌”（BPR）制造概念。這項(xiàng)技術(shù)不是在晶體管上面而是下面建立電源連接，目的是建造更豐滿、電阻更小的電源軌道，并為晶體管層上面的信號傳輸互連裝置騰出空間。

要制作BPR，我們首先需要在晶體管下面挖出深槽，然后用金屬填充，而且要在制造晶體管之前做這件事。金屬的選擇也很重要。這種金屬需要承受制造高質(zhì)量晶體管工藝步驟的溫度，可達(dá)1000℃左右。在這個(gè)溫度下，銅會熔化，進(jìn)而污染整塊芯片。因此，我們選用熔點(diǎn)更高的釕和鎢進(jìn)行試驗(yàn)。

因?yàn)榫w管下方有許多未使用的空間，我們可以把BPR溝槽做得又寬又深，非常適合電源配送。與位于晶體管頂部的金屬薄層相比，BPR的電阻是前者的1/20到1/30。這意味著BPR能有效地向晶體管配送更多的電源。

此外，將電源軌從晶體管頂部移開，可為信號傳輸互連裝置騰出空間。這些互連裝置形成了基本的電路“單元”——最小的電路單位，如SRAM內(nèi)存位單元或者用來構(gòu)成復(fù)雜電路的簡單邏輯單元。利用釋放出來的空間，我們可以將這些單元縮小16%或更多，最終轉(zhuǎn)化為每塊芯片上更多的晶體管。即使特征尺寸保持不變，我們?nèi)匀豢蓪⒛柖赏七M(jìn)一步。

遺憾的是，僅埋設(shè)局部的電源軌是不夠的。我們?nèi)匀恍枰獙㈦娫磸男酒敳肯蛳聜鬏數(shù)竭@些電源軌，這會降低效率和損失部分電壓。

英國ARM公司的研究人員，包括作者克萊恩（Cline）和普拉薩德（Prasad），在他們的一個(gè)CPU上進(jìn)行了模擬，發(fā)現(xiàn)BPR構(gòu)建的電源網(wǎng)絡(luò)比普通正面電源網(wǎng)絡(luò)效率高40%。但他們也發(fā)現(xiàn)，即使使用正面輸電的BPR，傳輸?shù)骄w管的總電壓也不足以維持CPU的高性能運(yùn)行。

幸好，Imec同步制定了一個(gè)可進(jìn)一步改進(jìn)電源配送的補(bǔ)充方案：將整個(gè)電源配送網(wǎng)絡(luò)從芯片的正面移到背面。這種解決方案被稱為“背面電源輸送”，或者籠統(tǒng)地說是“背面金屬化”。它將晶體管下方的硅減薄至500納米以下，以打出納米尺寸的“硅通孔”（TSV）。這些納米硅通孔是垂直互連裝置，可以通過硅的背面連接到埋入式電源軌的底部，就像數(shù)百個(gè)小型礦井一樣。在晶體管和BPR下方創(chuàng)建納米TSV后，就可以在芯片背面放置更多的金屬層，形成完整的電源配送網(wǎng)絡(luò)。



我們在Arm對之前的模擬進(jìn)行擴(kuò)展時(shí)發(fā)現(xiàn)，只需兩層厚的背面金屬就足以完成這項(xiàng)工作。只要能將納米TSV的間距小于2微米，我們就可以設(shè)計(jì)一種背面電源配送網(wǎng)絡(luò)，其效率是帶有埋入式電源軌的正面電源配送網(wǎng)絡(luò)的4倍，是傳統(tǒng)正面電源配送網(wǎng)絡(luò)的7倍。

背面電源配送網(wǎng)絡(luò)的額外優(yōu)勢是與信號網(wǎng)絡(luò)物理分離，這兩個(gè)網(wǎng)絡(luò)不再爭奪同一金屬層資源。每個(gè)網(wǎng)絡(luò)都有更多的空間。這也意味著，金屬層特性不再需要在電源路由的偏好（又厚又寬，以獲得低電阻）和信號線路的路由（又薄又窄，可連接密集的晶體管）之間尋求折衷。我們可以同時(shí)為電源路由調(diào)整背面金屬層，為信號路由調(diào)整正面金屬層，兩全其美。

在Arm的設(shè)計(jì)中，我們發(fā)現(xiàn)無論是傳統(tǒng)的正面電源配送網(wǎng)絡(luò)，還是帶有埋入式電源軌的正面電源配送網(wǎng)絡(luò)，我們都需要犧牲設(shè)計(jì)性能。但用背面電源配送網(wǎng)絡(luò)，CPU就能夠?qū)崿F(xiàn)高頻，并實(shí)現(xiàn)高效的電源配送。



當(dāng)然，你可能想知道這個(gè)方案如何將信號和電源從封裝傳輸?shù)叫酒?。在這里，納米TSV也是關(guān)鍵?？梢杂盟鼈儗⑺休斎牒洼敵鲂盘枏男酒恼?zhèn)鬏數(shù)奖趁?。這樣，電源和I/O信號都可以連接到放置在背面的焊錫球上。

仿真研究是一個(gè)很好的開端，它們展示了采用BPR背面電源配送網(wǎng)絡(luò)的CPU設(shè)計(jì)水平潛力。但將這些技術(shù)應(yīng)用于大批量制造還有很長的路要走。還有重大的材料和制造挑戰(zhàn)需要解決。選擇最佳的BPR和納米TSV金屬材料對可制造性和電效率至關(guān)重要。此外，制造BPR和納米TSV都需要的高深寬比（深而窄）溝槽非常難。在硅襯底上可靠地蝕刻間距緊密、深而窄的溝槽，并用金屬填充，對于芯片制造業(yè)來說是一種相對較新的方法，也是業(yè)界需要認(rèn)真解決的問題。對于開啟納米TSV的廣泛應(yīng)用，開發(fā)可靠且可重復(fù)的制造工具和方法是必不可少的。

另外，采用電池供電的片上系統(tǒng)，如手機(jī)和其他功率受限的設(shè)計(jì)，已經(jīng)擁有比我們目前討論的更為復(fù)雜的電源配送網(wǎng)絡(luò)?，F(xiàn)代電源配送將芯片分成了多個(gè)電源域，可以在不同的電壓下工作，甚至為了省電可以完全關(guān)閉（參見可延長電池壽命的電路）。

因此，背面電源配送網(wǎng)絡(luò)和BPR最終必須做更多工作，而不僅僅是有效傳輸電子。它們要精確地控制電子的去向和到達(dá)目的地的電子數(shù)量。芯片設(shè)計(jì)師在芯片級電源設(shè)計(jì)方面，不希望倒退好幾步。因此，我們必須同時(shí)優(yōu)化設(shè)計(jì)和制造，以確保BPR和背面電源配送網(wǎng)絡(luò)優(yōu)于今天的節(jié)能集成電路技術(shù)，或者至少與之相當(dāng)。

未來的計(jì)算取決于這些新的制造技術(shù)。無論你擔(dān)憂數(shù)據(jù)中心的冷卻費(fèi)用還是智能手機(jī)每天的充電次數(shù)，耗電量都至關(guān)重要。隨著我們不斷縮小晶體管和集成電路的尺寸，電源配送成為一項(xiàng)重要的芯片挑戰(zhàn)。如果工程師能夠克服隨之而來的復(fù)雜性，BPR和背面電源配送網(wǎng)絡(luò)可能會很好地應(yīng)對這一挑戰(zhàn)。

審核編輯：劉清