基于PVD 薄膜沉積工藝

PVD篇

PVD是通過濺射或蒸發(fā)靶材材料來產(chǎn)生金屬蒸汽，然后將金屬蒸汽冷凝在晶圓表面上的過程。應(yīng)用材料公司在 PVD 技術(shù)開發(fā)方面擁有 25 年以上的豐富經(jīng)驗(yàn)，是這一領(lǐng)域無可爭議的市場領(lǐng)導(dǎo)者。

PVD 沉積工藝在半導(dǎo)體制造中用于為各種邏輯器件和存儲器件制作超薄、超純金屬和過渡金屬氮化物薄膜。最常見的 PVD 應(yīng)用是鋁板和焊盤金屬化、鈦和氮化鈦襯墊層、阻擋層沉積和用于互連金屬化的銅阻擋層種子沉積。

PVD 薄膜沉積工藝需要一個高真空的平臺，在這個平臺上，將 PVD 沉積工藝與脫氣和表面預(yù)處理技術(shù)相集成，以獲得最佳的界面和薄膜質(zhì)量。應(yīng)用材料公司的 Endura 平臺是當(dāng)前 PVD 金屬化的業(yè)界黃金標(biāo)準(zhǔn)。

EnduraPVD

當(dāng)前 200mm 物理氣相沉積 (PVD) 面臨的挑戰(zhàn)在于，要能夠沉積更厚的高度均勻低溫兼容性薄膜。在功率器件市場中，能夠高速切換且形狀系數(shù)和空間占用小的器件，正推動對先進(jìn)散熱技術(shù)的需求，如厚度范圍為 4μm 到超過 100μm 的 Al 層。

微機(jī)電系統(tǒng) (MEMS)、CMOS 圖像傳感器和封裝技術(shù)（如硅通孔 (TSV)）領(lǐng)域的新興應(yīng)用，正在推動氮化鋁 (AlN)、氧化銦錫 (ITO)、氧化鋁 (Al2O3) 和鍺 (Ge) 等薄膜的 PVD 發(fā)展。

Endura PVD 200mm

應(yīng)用材料公司的 Endura 平臺是半導(dǎo)體行業(yè)有史以來最成功的金屬化系統(tǒng)。憑借跨越前段金屬化（如鈷、鎢、鋁和銅互連）以及凸點(diǎn)下金屬化等封裝應(yīng)用的沉積功能，過去 20 年制造的大多數(shù)微芯片均由 Endura 系統(tǒng)生產(chǎn)，目前，Endura 系統(tǒng)在全球的銷量已超過 4,500 套。

Endura 能夠以嚴(yán)格的薄膜厚度控制、出色的底部覆蓋率和高共形性沉積多種超純薄膜，這一能力是制造尖端器件的關(guān)鍵。該系統(tǒng)最多可容納九個工藝腔室，從而能夠混搭腔室，以創(chuàng)建集成的多步工藝序列。高度可配置的 Endura 平臺支持兩個可去除原生氧化物的預(yù)清潔腔室、多達(dá)六個 PVD 腔室以及兩個 MOCVD 腔室（可選），以確保滿足客戶薄膜沉積和器件性能要求。

升級

目前有數(shù)千臺 Endura 已投入使用，其中許多還是采用原始配置，因此我們提供了很多產(chǎn)品改進(jìn)方案，可用于提升工藝性能和提高設(shè)備生產(chǎn)效率。例如，可通過將腔室 A 從流通腔室轉(zhuǎn)換為冷卻腔室，消除冷卻腔室的產(chǎn)能瓶頸。通過 EZ LCF 可避免晶圓放置錯誤，同時通過嚴(yán)格的邊緣排除來提升夾緊工藝的性能，并消除與多腔室工藝序列有關(guān)的層疊錯誤。此外，腔室升級可用于包括 TxZ 在內(nèi)的許多腔室，以提升在片均勻性和減少維護(hù)工作。

EnduraVenturaPVD

隨著二維 (2D) 器件微縮達(dá)到物理和電氣極限，TSV 技術(shù)成為了一種向緊湊型、三維 (3D) 架構(gòu)過渡的方法，在當(dāng)前激增的移動技術(shù)中，該架構(gòu)能夠以較低的功耗實(shí)現(xiàn)更快的性能和更強(qiáng)大的功能。TSV 技術(shù)使產(chǎn)品設(shè)計(jì)師能夠創(chuàng)建 3D 互連，通過連接堆疊芯片或晶圓的垂直路徑將各個節(jié)點(diǎn)的電路元件相集成。

應(yīng)用材料公司的 Endura Ventura PVD 系統(tǒng)專為 TSV 金屬化而設(shè)計(jì)，是公司在物理氣相沉積(PVD) 領(lǐng)域的最新創(chuàng)新，使客戶能夠?qū)⑵?2D 鑲嵌集成基礎(chǔ)設(shè)施和專門技術(shù)擴(kuò)展到深寬比 ≥10:1 的 TSV 和 2.5D 中介層應(yīng)用。它也是首個面向 TSV 的 PVD 系統(tǒng)，可實(shí)現(xiàn)具有量產(chǎn)價值的鈦?zhàn)钃鯇映练e。面向后段制程 (BEOL) 應(yīng)用的現(xiàn)有 PVD 系統(tǒng)并不是專為此類高深寬比 (HAR) 特征而設(shè)計(jì)，這些系統(tǒng)需要高沉積率，以滿足生產(chǎn)效率的要求，并實(shí)現(xiàn)無孔洞間隙填充和良好的可靠性。為確保間隙填充和器件可靠性所必需的連續(xù)階梯覆蓋，這些系統(tǒng)必須沉積相對較厚的層。除了成本更高以外，厚薄膜增加了可能降低最終良率的應(yīng)力缺陷風(fēng)險。

Ventura 系統(tǒng)可應(yīng)對這些 TSV 挑戰(zhàn)，顯著降低了大規(guī)模采用這一技術(shù)的技術(shù)與成本障礙。該系統(tǒng)采用了改進(jìn)的離子密度、方向性和可調(diào)能量，以便在 HAR TSV 內(nèi)部沉積比 BEOL 系統(tǒng)中的層薄 50% 的連續(xù)鉭或鈦?zhàn)钃鯇雍豌~種子層，并大大降低了生產(chǎn)成本。較薄的薄膜與較高的沉積速率使 Ventura 系統(tǒng)的產(chǎn)能超過現(xiàn)有的 BEOL PVD 系統(tǒng)的一倍以上。

該系統(tǒng)使我們的客戶能夠加工他們所選擇的材料。盡管應(yīng)用材料公司并不出售這些材料，但 Ventura 腔室可在 Endura 平臺上與銅種子層工藝相集成，靈活處理鉭和鈦?zhàn)钃鯇印＿@兩種材料都展現(xiàn)出了高可靠性，但鈦具有更高的成本效益。

EnduraVersaXLR2 W PVD

隨著集成電路及其組件繼續(xù)微縮，組件之間的金屬互聯(lián)線和接觸件的尺寸也在縮小。其中一個結(jié)果為，這些連接器中的電阻越來越高。為生產(chǎn)更緊湊、更快速的電子器件，必須最大限度地降低電阻，以便能夠進(jìn)一步地微縮。

這種更高的電阻所造成的慢化效應(yīng)通常被稱做阻容延遲（或 RC 延遲），并以多種方式影響著電路。除這種不良效應(yīng)以外，RC 延遲還會降低通過位線從 DRAM 結(jié)構(gòu)讀寫數(shù)據(jù)的速度。此外，更高的電阻還會引起更高的功耗，這會為移動技術(shù)帶來不良的副作用。

降低線電阻的最簡單方法是增加導(dǎo)電金屬的體積，即使導(dǎo)線更寬和更高。但是，更寬的導(dǎo)線會限制微縮，更高的導(dǎo)線會增加電容，并帶來更大的刻蝕挑戰(zhàn)。因此，降低尖端器件的導(dǎo)線電阻側(cè)重于提升導(dǎo)電材料（DRAM 位線采用鎢 (W)）的性能。

導(dǎo)體電阻是電子在穿過導(dǎo)體時所遇散射點(diǎn)密度的函數(shù)。薄膜中的雜質(zhì)、晶粒邊界和表面粗糙度是減緩電子移動速度的某些障礙。Versa XLR2 W PVD 腔通過沉積更純凈和更光滑的鎢膜來降低互聯(lián)電阻，該鎢膜比使用當(dāng)前技術(shù)所沉積的鎢的電阻率低 10-15%。

新系統(tǒng)借助關(guān)鍵硬件組件的創(chuàng)新實(shí)現(xiàn)了這一質(zhì)量增強(qiáng)，如微波源磁控管、新穎的工藝化學(xué)和等離子體特征調(diào)制。Versa XLR2 W 系統(tǒng)所生產(chǎn)的電阻率更低的鎢是微縮的促成者，它將擴(kuò)展作為位線金屬的鎢在用于 1xnm 節(jié)點(diǎn)的 DRAM 技術(shù)中的用途。以下動畫解釋該系統(tǒng)的出色薄膜如何提升器件的性能。

RC 延遲舉足輕重，因?yàn)檫@可能成為繼續(xù)向下微縮邏輯和存儲器設(shè)備的重大障礙，而該項(xiàng)技術(shù)對于提升當(dāng)前的多功能、移動消費(fèi)電子設(shè)備的性能至關(guān)重要。

邏輯和存儲芯片中的有源器件（晶體管）均通過金屬線以電氣方式連接彼此或芯片的其他區(qū)域。這些導(dǎo)線通過不導(dǎo)電（絕緣）介電層彼此分離。在邏輯和存儲芯片中，互聯(lián)線的作用為將信號從芯片的一個區(qū)域傳輸?shù)搅硪粋€區(qū)域。能盡快完成信號傳輸，并能最大限度地降低幾何尺寸縮小所造成的信號損失，這一點(diǎn)對器件微縮至關(guān)重要。在邏輯芯片中，微縮是指面積縮小，即借助于材料和設(shè)計(jì)創(chuàng)新，在更小的面積中封裝越來越多的電路。在對價格敏感的 DRAM 制造領(lǐng)域，必須大幅控制成本，所以微縮側(cè)重于從現(xiàn)有的材料和設(shè)計(jì)中獲得逐步增強(qiáng)的性能。總之，邏輯和存儲器導(dǎo)線中的信號傳輸速度受相同的基本原理支配，并取決于電阻和電容 (RC) 的乘積。同時降低電阻和電容是理想的方法。但是，對于存儲器制造商而言，開發(fā)電容較低的絕緣材料并將其集成到制造流中的成本特別高。因此，降低電阻成為保證微縮后的性能的首選方法。根據(jù)電荷是垂直穿過不同的布線層，還是沿導(dǎo)體的長度橫向通過，需要使用各種解決方案來應(yīng)對 RC 挑戰(zhàn)。盡管，無論對于哪種情況，其目標(biāo)都在于最大限度地降低金屬線的電阻。在垂直尺寸中，解決方案旨在最大限度地減小界面電阻。電接觸件將有源區(qū)連接到第一級金屬布線層。半導(dǎo)體-金屬界面（或歐姆接觸層）形成了有源區(qū)和金屬接觸層之間的接面。其目標(biāo)在于，確保電荷能夠從有源區(qū)通過接觸件前往上層布線層，然后返回。為在歐姆接觸層之間實(shí)現(xiàn)最快速和最大化的電荷傳輸，應(yīng)形成低電阻率材料層。低電阻率硅化鈷已作為此用途的行業(yè)標(biāo)準(zhǔn)被采用，其有效性依賴于能否沉積均勻的一層，以形成堅(jiān)固的歐姆接觸層。

EnduraiLBPVD/ALD

隨著器件尺寸縮小，而集成式襯墊/阻擋層 (iLB) 厚度消耗更多的鎢插頭體積，接觸電阻在不斷增加，造成相應(yīng)的困難；應(yīng)用材料公司配備 Centinel沉積室的 Endura iLB PVD/ALD 系統(tǒng)解決了這一難題。

該系統(tǒng)以低成本高效的方式利用 ALD（原子層沉積）技術(shù)，通過 90% 以上覆蓋超薄、均勻、優(yōu)質(zhì)的阻擋膜，將客戶現(xiàn)有的 iLB PVD/CVD 安裝基礎(chǔ)擴(kuò)展至 32nm 及之上。它在沉積 TiN 膜時將等離子損傷或高介電材料屬性不利變化的風(fēng)險降到最小，從而支持先進(jìn)的內(nèi)存應(yīng)用。

Centinel 技術(shù)通過 RE-ALD 室（經(jīng)原子團(tuán)增強(qiáng)的原子層沉積室）增強(qiáng)了 Endura iLB 集成式 PVD/CVD（物理氣相沉積/化學(xué)氣相沉積）工藝平臺，通過實(shí)現(xiàn) 32nm 以下邏輯器件中更小的接觸電阻而優(yōu)化鎢體積。它也設(shè)計(jì)用于 4X 節(jié)點(diǎn)嵌入式 DRAM、DRAM 電極和掩埋字線應(yīng)用。

Centinel 工藝實(shí)現(xiàn)的出色階梯覆蓋能使阻擋層厚度最小化，從而優(yōu)化均勻沉積的內(nèi)部特性。除了使鎢填充可用的體積最大化之外，阻擋層的極限厚度減少了加工每枚硅片所需的時間，并有助于提高生產(chǎn)率。由于不發(fā)生背面沉積，生產(chǎn)率不受背面清潔的不利影響。另一項(xiàng)好處是沉積室工作的加工溫度更低，從而減少對高介電材料的再結(jié)晶損害。

PikaPVD

應(yīng)用材料公司的 Pika PVD 系統(tǒng)是當(dāng)今業(yè)界體積最小、速度最快的單晶圓 PVD 設(shè)備，設(shè)計(jì)用于以較低的擁有成本開展高性能研發(fā)和小批量生產(chǎn)。該系統(tǒng)設(shè)計(jì)緊湊 (1657mm x 755mm x 1822mm)，包含脫氣、預(yù)清潔和濺射沉積模塊，并配備高真空機(jī)械手傳送室和完整的盒對盒自動化功能。它具有很高的可靠性，正常運(yùn)行時間超過 92％。

該設(shè)備支持選擇各種 PVD 濺射源，包括直流電、脈沖直流電、射頻濺射，其金屬或反應(yīng)性濺射工藝能夠共濺射金屬和氧化物的合金。D 源磁控管技術(shù)的工藝流程經(jīng)過驗(yàn)證，可在硅、玻璃、有機(jī)材料、金屬和砷化鎵或其他 III-V 化合物的襯底上沉積各種單層膜和多層膜。Pika 系統(tǒng)的即插即用設(shè)計(jì)可最大程度地減少設(shè)置時間。

TopazPVD

應(yīng)用材料公司的 Applied Topaz PVD 系統(tǒng)可滿足市場對 PLP （面板級封裝）不斷增長的需求，憑借領(lǐng)先的技術(shù)能力，可處理最大尺寸為 600mm x 600mm 的襯底。市場需要更低成本、更高性能的電子產(chǎn)品，而這種需求促使半導(dǎo)體行業(yè)從 WLP （晶圓級封裝）轉(zhuǎn)向 PLP。在標(biāo)準(zhǔn)化固定成本支出上，PLP 不到晶圓級封裝的一半。

針對扇出型晶圓級封裝（FOWLP）、LCD 和印刷電路板所開發(fā)的制程技術(shù)和設(shè)備的融合，使扇出型封裝技術(shù)變得非常實(shí)惠。成本的降低將使該技術(shù)能夠廣泛應(yīng)用于移動電子設(shè)備（例如，系統(tǒng)級封裝、處理器、射頻和電源管理）、汽車和物聯(lián)網(wǎng)等多種半導(dǎo)體封裝應(yīng)用中。

除了 PLP，Topaz 系統(tǒng)還可以處理玻璃和有機(jī)中介層以及在襯底中嵌入裸片等應(yīng)用。它獨(dú)特的模塊化架構(gòu)可實(shí)現(xiàn)低接觸電阻；將最小所需粘合強(qiáng)度加倍；低壓力；更低的襯底溫度 (<120C°)；在刻蝕或激光鉆孔中形成具有極佳側(cè)壁覆蓋率的共形種子層。

Axcela PVD

在過去十年的應(yīng)用中，堪稱同類最佳的 應(yīng)用材料公司 Axcela PVD 系統(tǒng)已證明了其工藝優(yōu)越性和穩(wěn)定性，非均勻度小于 2％ 1σ。每個濺射腔室在設(shè)計(jì)上都盡量降低設(shè)備擁有成本，方便保養(yǎng)維護(hù)，可形成厚達(dá) 8μm 的厚膜，標(biāo)配沉積三種不同材料的能力，并且可以選擇共濺射以提高沉積速率。該系統(tǒng)結(jié)構(gòu)緊湊，可采用 150、200、300 或 330mm 等多種組合配置。系統(tǒng)包括脫氣、預(yù)清潔和 PVD 腔室模塊，可滿足多種應(yīng)用需求，以及最優(yōu)的工藝和產(chǎn)量要求。這種簡單易行的系統(tǒng)配置能力，使客戶可為特定的應(yīng)用來選擇最理想的配置。

Axcela 系統(tǒng)的小批量集群架構(gòu)使這種高度可靠的 PVD 工具成為大多數(shù)金屬化應(yīng)用（包括 EMI 屏蔽、背面金屬化、MEMS、TSV、UBM 和 RDL）的絕佳選擇。它可以嚴(yán)格控制薄膜的沉積厚度，從而幫助工藝和制造工程師以滿足苛刻的設(shè)計(jì)要求。

D 源磁控管可通過全面腐蝕來提高標(biāo)靶利用率。腔室和靶材的架構(gòu)，使其可以最大效率收集從靶材濺射出來的原子，而不是將其浪費(fèi)在屏蔽罩上。磁控管和屏蔽罩的設(shè)計(jì)方便了系統(tǒng)的超低顆粒計(jì)數(shù)。

200mm 和 300mm 腔室中帶封裝的 EMI 環(huán)

ChargerUBM PVD

應(yīng)用材料公司的 Charger UBM PVD 系統(tǒng)在芯片封裝金屬沉積工藝的生產(chǎn)效率和可靠性方面樹立了新的標(biāo)準(zhǔn)。Charger 系統(tǒng)專為 UBM、RDL 和 CMOS 影像傳感器應(yīng)用而設(shè)計(jì)，它采用線性架構(gòu)，其晶圓產(chǎn)量是其他同類設(shè)備的兩倍以上，達(dá)到市面上最高的生產(chǎn)效率。此外，系統(tǒng)集成最新的 Volaris預(yù)清洗技術(shù)，在兩次保養(yǎng)間隔期內(nèi)可處理更多的晶圓，達(dá)到極長的無故障運(yùn)行時間，并實(shí)現(xiàn)目前最低的單位晶圓成本。

Volaris 預(yù)清洗腔室在設(shè)計(jì)上能最大程度減少有機(jī)膜除氣所帶來的污染物，與傳統(tǒng)的電感耦合等離子體濺鍍反應(yīng)腔室相比，可將傳統(tǒng)應(yīng)用中的同類最佳接觸電阻性能擴(kuò)展到最先進(jìn)的技術(shù)節(jié)點(diǎn)。這種獨(dú)特的原位清洗技術(shù)延長了工藝套件的使用壽命，降低了預(yù)防性維護(hù)保養(yǎng)的頻率，從而降低了生產(chǎn)成本，提高了產(chǎn)量，最大程度減少了客戶的封裝沉積系統(tǒng)擁有成本。

優(yōu)良的磁控和 PVD 反應(yīng)腔室經(jīng)過改進(jìn)，對于 UBM 和 RDL 應(yīng)用中使用的各種金屬（如 Ti、TiW、Cu 和 NiV），可滿足嚴(yán)格的薄膜沉積均勻性規(guī)格。

Charger 系統(tǒng)模組架構(gòu)增強(qiáng)了配置靈活性，可在極短的停機(jī)時間內(nèi)，將緊湊的三反應(yīng)腔室配置輕松擴(kuò)展為五反應(yīng)腔室的大規(guī)模量產(chǎn)制造系統(tǒng)。

EnduraALPSPVD (ALPS Co & Ni)

應(yīng)用材料公司的 Endura ALPS（先進(jìn)低壓源）Cobalt PVD（物理氣相沉積）系統(tǒng)為高深寬比結(jié)構(gòu)的柵極和接觸孔應(yīng)用提供簡單的高性能金屬硅化物解決方案。ALPS 技術(shù)將鈷延伸至 90nm 技術(shù)節(jié)點(diǎn)以下，可提供優(yōu)良的鈷底部覆蓋，且不會對器件造成等離子損傷，缺陷數(shù)量極少。Endura ALPS Co 提供出色的電阻率、低漏電流和熱穩(wěn)定性，解決了鈦凝聚、接觸孔電阻變化和摻雜物吸出等難題。

對于 65nm/55nm 及以下節(jié)點(diǎn)的邏輯和存儲應(yīng)用，鈷的硅消耗和硅化鈷/硅界面的粗糙度變得更加關(guān)鍵。Endura ALPS Ni PVD 系統(tǒng)可沉積穩(wěn)定的硅化鎳薄膜，使硅消耗量減少 2 倍，薄膜界面更平滑，電阻率更低。ALPS Ni 可實(shí)現(xiàn) 100? 底部覆蓋，不對器件造成等離子損傷，同時還能最大程度減少微粒數(shù)量。

應(yīng)用材料公司的 Endura ALPS Ni PVD 系統(tǒng)采用單腔室 Siconi Preclean 界面處理技術(shù)，解決了硅化鎳 (NiSi) 沉積前硅表面清洗準(zhǔn)備的難題。Siconi Preclean 可提供高選擇比清洗 (>20:1 SiO2:Si, >5:1 SiO2:SiN)，無需傳統(tǒng) HF 清洗工藝所必需的清洗與鎳沉積之間的嚴(yán)格等候時間控制。通過遠(yuǎn)程等離子源生成刻蝕劑，可減少對襯底的損壞，最大程度減少對氮化硅間隔層和硅柵等結(jié)構(gòu)的刻蝕。此外，器件研究表明，與傳統(tǒng) HF 浸洗法相比，Siconi Preclean 能減少 NiSi2尖峰缺陷，改善結(jié)漏電。

EnduraAmberPVD

可靠及完整地用銅填充互連溝槽和通孔結(jié)構(gòu)，對于微電子制造的器件可靠性非常重要。該工藝的必要步驟為沉積阻擋層（防止銅擴(kuò)散至周圍絕緣材料）和銅種子層[方便隨后的電化學(xué)沉積（或電鍍）]，使其不會出現(xiàn)孔洞和縫隙。

迄今為止，電離物理氣相沉積 (PVD)已能在所有電鍍表面達(dá)到所需的覆蓋厚度和連續(xù)性。但是，當(dāng)節(jié)點(diǎn)小于 2xnm 時，即使采用最優(yōu)化的阻擋層/種子層工藝，覆蓋完好無任何凸懸，也無法控制特征深寬比來滿足電鍍要求。

獨(dú)特的 Endura Amber PVD 系統(tǒng)通過成熟的集成化方法，將冷沉積工藝與高溫?zé)徙~回流工藝相結(jié)合，取代了 EnCoRe II RFX 銅晶種技術(shù)，一舉解決了這一難題。在 1xnm 技術(shù)節(jié)點(diǎn)下，超小通孔開口周圍會出現(xiàn)銅凸懸，使得無法采用常規(guī)的 PVD 工藝達(dá)到最佳電鍍所需的側(cè)壁和種子層覆蓋。新系統(tǒng)擴(kuò)展了當(dāng)前技術(shù)的應(yīng)用，通過銅回流，增強(qiáng)了 PVD 沉積工藝，實(shí)現(xiàn)自底向上的填充。這個兩步驟工藝通過減少通孔的有效深寬比（應(yīng)用一次）或完全填充通孔（重復(fù)應(yīng)用），簡化了電鍍過程，使無孔洞填充更有保障，從而確保器件的可靠性。沉積/回流工藝中的每一步都能獨(dú)立控制溫度，可靈活地與各種襯墊材料結(jié)合使用。

這一創(chuàng)新的銅晶種技術(shù)與預(yù)清潔和 EnCoRe II Ta(N) 阻擋層技術(shù)在高度真空條件下整合至 Endura 平臺，在量產(chǎn)中可達(dá)到高的器件良率。

EnduraAvenirRF PVD

對于高縱橫比 Ni(Pt) 邏輯接觸硅化，該系統(tǒng)在高壓電容耦合等離子體模式下運(yùn)行，可產(chǎn)生更高的金屬電離密度，從而實(shí)現(xiàn)更好的底部覆蓋。

隨著器件尺寸縮減，特征變得更加脆弱，深寬比不斷增加，使當(dāng)前的 PVD（物理氣相沉積）技術(shù)在填充較深的狹窄結(jié)構(gòu)、避免等離子損傷方面的難度升高。使用基于 RF 的低功率等離子體可最大限度地減輕損傷風(fēng)險，并取得更均勻的等離子體密度分布，從而能夠?qū)崿F(xiàn)更好的底部覆蓋和更高的均勻度。

Endura Avenir 系統(tǒng)的 RF PVD 解決了 22nm 及以下節(jié)點(diǎn)的高 K / 金屬柵極應(yīng)用以及邏輯接觸硅化物問題。

對于高 K / 金屬晶體管，Avenir 系統(tǒng)為前柵極和后柵極集成方案提供了各種解決方案，從而使芯片制造商能夠在這兩種方法之間輕松轉(zhuǎn)換。對于前柵極，RF PVD 技術(shù)能夠?qū)崿F(xiàn)可控的高均勻度連續(xù)薄膜沉積 (<10?)。對于后柵極，高壓力電容耦合等離子體操作可用于確保良好的底部覆蓋率和最小的懸突。該系統(tǒng)的 RF PVD 技術(shù)不僅可以沉積超薄覆蓋層和金屬柵極薄膜，還可以最大限度地降低損傷風(fēng)險，從而形成無電荷陷阱的突變界面。該系統(tǒng)的調(diào)優(yōu)能力能夠?qū)崿F(xiàn)精確的 TiN 薄膜化學(xué)計(jì)量控制，以便在不犧牲薄膜均勻度的前提下實(shí)現(xiàn)整體 Vt 控制。就有效功函數(shù)而言，該需求可轉(zhuǎn)換為 <4.2eV（對于 NMOS）和>5.0eV（對于 PMOS），以便實(shí)現(xiàn)高性能。對于NMOS和> 5.0eV用于高性能的PMOS。

對于高深寬比的 Ni(Pt) 邏輯接觸硅化物，該系統(tǒng)在高壓力電容耦合等離子體模式下運(yùn)行，以便實(shí)現(xiàn)更高的金屬電離密度和底部覆蓋率。

RF PVD 硅化腔室所實(shí)現(xiàn)的底部覆蓋率比傳統(tǒng)的 PVD Ni(Pt) 工藝高一倍，它可以在深寬比為 5:1 的特征層底部實(shí)現(xiàn)大于 70% 的場厚度，并在特征層之內(nèi)以及晶圓的中心到邊緣之間實(shí)現(xiàn)一致的底部覆蓋率。一致的底部覆蓋率 (3%, 1σ) 可轉(zhuǎn)化為一致的電阻和更低的泄漏率，而高鉑組分均勻度可轉(zhuǎn)化為高器件成品率。相比傳統(tǒng)的 PVD Ni(Pt) 技術(shù)，該系統(tǒng)在提供這一性能的同時將耗材成本降低了 30%。

在生產(chǎn)中久經(jīng)考驗(yàn)的 Endura 平臺可為高 K / 金屬柵極和邏輯接觸硅化物應(yīng)用提供了獨(dú)特的集成能力。對于柵極應(yīng)用，它提供了全套 PVD、CVD 和 ALD 技術(shù)。對于接觸層，它將 Siconi 預(yù)清潔、硅化和氮化鈦覆蓋工藝結(jié)合在一起。

EnduraCirrusHT CO PVD

隨著集成電路及其組件繼續(xù)微縮，組件之間的金屬互聯(lián)線和接觸件的尺寸也在縮小。其中一個結(jié)果為，這些連接器中的電阻越來越高。為生產(chǎn)更緊湊、更快速的電子器件，必須最大限度地降低電阻，以便能夠進(jìn)一步地微縮。

這種更高的電阻所造成的慢化效應(yīng)通常被稱做阻容延遲（或 RC 延遲），并以多種方式影響著電路。除這種不良效應(yīng)以外，RC 延遲還會降低通過位線從 DRAM 結(jié)構(gòu)讀寫數(shù)據(jù)的速度。此外，更高的電阻還會引起更高的功耗，這會為移動技術(shù)帶來不良的副作用。

微縮的另一個副作用為，深寬比隨著先進(jìn)電路中的特征密度增加而增加。結(jié)果，以足夠的底部覆蓋率沉積薄膜變得越來越具挑戰(zhàn)，而足夠的覆蓋率是最終器件達(dá)到適當(dāng)?shù)碾姎庑阅芩匦璧摹RAM 結(jié)構(gòu)中尤為重要的是有源區(qū)和第一級金屬互聯(lián)層之間的半導(dǎo)體-金屬界面。為在這些界面之間實(shí)現(xiàn)最快速和最大化的電荷傳輸，應(yīng)使用低電阻率材料（硅化鈷），其有效性取決于適當(dāng)?shù)某练e厚度和均勻的界面層。

Endura Cirrus HT Co PVD 系統(tǒng)可通過增強(qiáng)功能來實(shí)現(xiàn)所需的硅化物覆蓋率，以應(yīng)對縮小的接觸面積和增加的深寬比所帶來的挑戰(zhàn)。相比其他來源技術(shù)，使用高頻 RF 源可產(chǎn)生金屬離子濃度更高的等離子體，該系統(tǒng)可在高深寬比特征層的底部實(shí)現(xiàn)出色的厚度和一致性。晶圓上的負(fù)電壓用于將正金屬離子引入窄孔中，由于存在更多的金屬離子，所以高深寬比接觸孔底部的覆蓋度比當(dāng)前技術(shù)所實(shí)現(xiàn)的覆蓋度厚兩倍或三倍。因此，形成了堅(jiān)固的硅化鈷層，以降低電荷在金屬和半導(dǎo)體之間的傳輸壁壘。

該系統(tǒng)將 Siconi 硅化物預(yù)清潔與用于 DRAM 外圍電路中的直接接觸應(yīng)用的 PVD 鈷和氮化鈦蓋帽沉積結(jié)合在一起。

歐姆接觸層的挑戰(zhàn)

在存儲設(shè)備中，歐姆接觸層（半導(dǎo)體-金屬界面）將有源區(qū)與金屬布線層連接在一起。隨著存儲器繼續(xù)微縮，節(jié)點(diǎn)之間的歐姆接觸層面積縮小了約 70%，特征層中的深寬比增加，在特征層中必須沉積低電阻率硅化物，以形成該接觸層。在 1xnm DRAM 中，這兩個因素使形成足夠厚的硅化鈷層日益困難，而足夠的厚度是為了確保電荷能夠快速、可靠地從有源區(qū)通過接觸件前往上層布線層，然后返回。

以下動畫闡明了歐姆接觸層的概念以及 Endura Cirrus HT Co PVD 系統(tǒng)所產(chǎn)生的厚硅化物覆蓋層對設(shè)備性能的有利影響。

RC 延遲舉足輕重，因?yàn)檫@可能成為繼續(xù)向下微縮邏輯和存儲器設(shè)備的重大障礙，而該項(xiàng)技術(shù)對于提升當(dāng)前的多功能、移動消費(fèi)電子設(shè)備的性能至關(guān)重要。

邏輯和存儲芯片中的有源器件（晶體管）均通過金屬線以電氣方式連接彼此或芯片的其他區(qū)域。這些導(dǎo)線通過不導(dǎo)電（絕緣）介電層彼此分離。在邏輯和存儲芯片中，互聯(lián)線的作用為將信號從芯片的一個區(qū)域傳輸?shù)搅硪粋€區(qū)域。能盡快完成信號傳輸，并能最大限度地降低幾何尺寸縮小所造成的信號損失，這一點(diǎn)對器件微縮至關(guān)重要。在邏輯芯片中，微縮是指面積縮小，即借助于材料和設(shè)計(jì)創(chuàng)新，在更小的面積中封裝越來越多的電路。在對價格敏感的 DRAM 制造領(lǐng)域，必須大幅控制成本，所以微縮側(cè)重于從現(xiàn)有的材料和設(shè)計(jì)中獲得逐步增強(qiáng)的性能。總之，邏輯和存儲器導(dǎo)線中的信號傳輸速度受相同的基本原理支配，并取決于電阻和電容 (RC) 的乘積。同時降低電阻和電容是理想的方法。但是，對于存儲器制造商而言，開發(fā)電容較低的絕緣材料并將其集成到制造流中的成本特別高。因此，降低電阻成為保證微縮后的性能的首選方法。根據(jù)電荷是垂直穿過不同的布線層，還是沿導(dǎo)體的長度橫向通過，需要使用各種解決方案來應(yīng)對 RC 挑戰(zhàn)。盡管，無論對于哪種情況，其目標(biāo)都在于最大限度地降低金屬線的電阻。在垂直尺寸中，解決方案旨在最大限度地減小界面電阻。電接觸件將有源區(qū)連接到第一級金屬布線層。半導(dǎo)體-金屬界面（或歐姆接觸層）形成了有源區(qū)和金屬接觸層之間的接面。其目標(biāo)在于，確保電荷能夠從有源區(qū)通過接觸件前往上層布線層，然后返回。為在歐姆接觸層之間實(shí)現(xiàn)最快速和最大化的電荷傳輸，應(yīng)形成低電阻率材料層。低電阻率硅化鈷已作為此用途的行業(yè)標(biāo)準(zhǔn)被采用，其有效性依賴于能否沉積均勻的一層，以形成堅(jiān)固的歐姆接觸層。在橫向尺寸中，解決方案旨在優(yōu)化導(dǎo)線金屬材料的導(dǎo)電性。所謂的線性電阻表示導(dǎo)線尺寸（寬、高、長）與導(dǎo)線制備材料（通常為鎢或銅）的特定性能的函數(shù)。降低線電阻的最簡單方法是增加導(dǎo)電金屬的體積，即使導(dǎo)線更寬和更高。但是，更寬的導(dǎo)線會限制微縮，更高的導(dǎo)線會增加電容，并帶來更大的刻蝕挑戰(zhàn)。因此，降低尖端器件的導(dǎo)線電阻側(cè)重于提升導(dǎo)電材料的性能。

EnduraCirrusHTX PVD

通過革新用于氮化鈦 (TiN) 薄膜的物理氣相沉積 (PVD) 技術(shù)，Endura Cirrus HTX TiN 解決了下一代設(shè)備的硬掩膜可擴(kuò)展性挑戰(zhàn)。隨著芯片特征尺寸的進(jìn)一步縮小，硬掩膜創(chuàng)新對于更復(fù)雜微小互連結(jié)構(gòu)的精確圖形化至關(guān)重要。借助在 PVD 領(lǐng)域多年的專門技術(shù)，新系統(tǒng)可生產(chǎn)能夠在 10nm 以下的節(jié)點(diǎn)中確保圖案保真度的突破性硬掩膜。

隨著芯片設(shè)計(jì)的發(fā)展，芯片的特征尺寸逐漸變小、深寬比變得更高、封裝越來越密集，以便生產(chǎn)先進(jìn)的集成電路。結(jié)果，在創(chuàng)建電路（或互聯(lián)線）時，用于定義刻蝕的和金屬化的圖形的材料對保持這些圖形的完整性極其重要。輕微的缺陷可能造成無法適當(dāng)?shù)亟饘倩骷?，使其不可靠或無功能。

在互連線制造工藝中，氮化鈦 (TiN) 一直是低 K 介電質(zhì)圖形化的標(biāo)準(zhǔn)硬掩膜材料。然而，在先進(jìn)節(jié)點(diǎn)，為降低器件電容，將介電質(zhì)逐漸制作得更加多孔，使其變得更脆弱，并且在疊加的 TiN 掩膜的壓縮應(yīng)力影響下，容易在刻蝕后變形（線路彎曲和圖形坍塌）。盡管消除這一自然壓縮應(yīng)力會降低薄膜密度，但這對耐受刻蝕工藝是必須的。

在一項(xiàng)重大突破中，Endura Cirrus HTX PVD 系統(tǒng)采用了頻率極高的 RF 源，以產(chǎn)生便于修改薄膜的結(jié)晶定向的高度電離化等離子體，從而解決了應(yīng)力和密度之間的棘手權(quán)衡。最終形成的 TiN 達(dá)到了抗張應(yīng)力性與高密度的理想結(jié)合，從而帶來極佳的刻蝕選擇比、出色的 CD 線寬控制和通孔堆疊對準(zhǔn)，以及密集復(fù)雜圖形的高保真度。出色的薄膜厚度均勻性與低缺陷率使新系統(tǒng)能夠減少變異性和產(chǎn)生非常精確的圖形。

EnduraCloverMRAM PVD

應(yīng)用材料公司的 Endura Clover MRAM PVD s系統(tǒng)是用于磁性隨機(jī)存取存儲器 (MRAM) 器件大規(guī)模量產(chǎn) (HVM) 的首款具有生產(chǎn)價值的集成材料解決方案（Integrated Materials Solution）。閃存基于電荷的運(yùn)行特性使其面臨著縮放限制；MRAM 最有望成為其替代品，因?yàn)槠浠陔娮璧倪\(yùn)行更具可縮放性，同時還提供了存儲器半導(dǎo)體應(yīng)具備的關(guān)鍵特性：非易失性、隨機(jī)訪問和強(qiáng)大的耐用性。

EnduraCuBS RFX PVD

應(yīng)用材料公司的 Endura CuBS（銅阻擋層/種子層）RF XT PVD 系統(tǒng)用于 3x/2x 及更先進(jìn)節(jié)點(diǎn)的邏輯和存儲器件應(yīng)用。SIP（自離子化等離子體）EnCoRe II Ta(N) 阻擋層和 EnCoRe II RFX 銅晶種層處理室采用高電離 PVD 技術(shù)，該技術(shù)能夠以最小的懸突和光滑的形態(tài)實(shí)現(xiàn)完全覆蓋的低溫薄膜沉積。

EnCoRe II Ta(N) 腔的厚度調(diào)優(yōu)功能使客戶能夠降低阻擋層的厚度，以便將線性電阻微縮到 3x/2x 節(jié)點(diǎn)的水平，同時通過出色的底部和側(cè)壁覆蓋層減少電遷移和應(yīng)力遷移。對于銅晶種層，EnCoRe II RF XT Cu 腔采用了創(chuàng)新的磁控運(yùn)動、磁通量控制和高再濺射比機(jī)制，以進(jìn)一步增強(qiáng)同形覆蓋。

這些技術(shù)緩解了會降低金屬空隙填充品質(zhì)的問題，如晶圓邊緣的線端孔隙或 CMP 處理后的缺陷。

為解決隨幾何尺寸縮小而日益重要的界面問題，應(yīng)用材料公司提供了各種預(yù)清潔技術(shù)，以便在不影響關(guān)鍵尺寸或材料特性的前提下，確保界面完整性。Endura CuBS RF XT 系統(tǒng)采用了新型 Aktiv Preclean [腔體或工藝] 方法，該方法提供了突破性的預(yù)清潔技術(shù)，以便有效地去除聚合物殘留和減少 CuO，同時保護(hù)多孔的低 k 級間介電薄膜，如Black Diamond II。和傳統(tǒng)的反應(yīng)性預(yù)清潔方法不同的是，Aktiv Preclean 工藝不會明顯改變 k 值，所以這便于向下一代低 k 介電層過渡。

應(yīng)用材料公司的 Endura CuBS RF XT PVD 系統(tǒng)在高真空條件下依次沉積 Ta(N)/Ta 阻擋層，然后沉積銅種子層。通過在 Endura 平臺上整合全系產(chǎn)品（包括新型 Aktiv Preclean），可確保出色的膜層附著力和無氧化物界面，同時保持 k 值完整性，以實(shí)現(xiàn)低通孔電阻和高器件可靠性。

EnduraImpulsePCRAM PVD

應(yīng)用材料公司的EnduraImpulsePVD系統(tǒng)是用于相變隨機(jī)存取存儲器 (PCRAM) 和電阻式隨機(jī)存取存儲器 (ReRAM) 器件大規(guī)模量產(chǎn) (HVM) 且具有生產(chǎn)價值的集成材料解決方案（Integrated Materials Solution）。PCRAM 和 ReRAM 是新興的非易失性存儲器，可填補(bǔ) DRAM（用于數(shù)據(jù)處理）和 NAND（用于數(shù)據(jù)存儲）之間不斷擴(kuò)大的性價比差距。PCRAM 和 ReRAM 可以提高存儲和檢索的速度、用電效率和可靠性，即使在斷電時也能保留軟件和數(shù)據(jù)。

EnduraIoniqW PVD

隨著集成電路及其組件不斷微縮，組件之間的金屬互聯(lián)線和導(dǎo)線的尺寸也在縮小。由此帶來的一個結(jié)果是，這些互連結(jié)構(gòu)的電阻越來越高。

這種高電阻會造成慢化效應(yīng)，通常稱為阻容延遲（或 RC 延遲），它會降低傳導(dǎo)速度，增加功耗，從而影響芯片性能。為了制造結(jié)構(gòu)更緊湊、速度更快的電子器件，必須最大限度降低這些連接結(jié)構(gòu)的電阻，使其能進(jìn)一步微縮。

應(yīng)用材料公司新推出的 Endura Ioniq PVD 系統(tǒng)是一種 Integrated Materials Solution（集成材料解決方案），它在一個高度真空的平臺上將先進(jìn)的制造工藝與 CVD 技術(shù)和預(yù)處理腔室相結(jié)合，可在各種導(dǎo)線應(yīng)用中實(shí)現(xiàn)純鎢（W）材料金屬化。它取代了需要多臺設(shè)備來完成的、具有高電阻的單一的氮化鈦襯底、鎢成核層和大塊鎢填充物，代而采用融合 CVD 大塊鎢填充物的單一 PVD 鎢層。Ioniq PVD 腔室增強(qiáng)的電離功能和定向流量控制打造出極佳的均勻階梯式覆蓋純鎢膜，用作低電阻的阻隔層和襯墊層。持續(xù)的高真空環(huán)境可保持薄膜的完整性，進(jìn)一步提高了金屬界面的純度和電導(dǎo)率。

應(yīng)用材料公司的 Endura Ioniq PVD 系統(tǒng)將鎢（W）在邏輯應(yīng)用中的關(guān)鍵導(dǎo)線處的使用擴(kuò)展到了 5 納米以下，同時也為 DRAM 和 NAND 器件的低電阻連接提供了一種獨(dú)特的金屬化方法，有助于進(jìn)一步推進(jìn)器件微縮。