先進(jìn)封裝：成后摩爾時代提升性能的主要技術(shù)

本文來自“深度報告：大算力時代下先進(jìn)封裝大有可為（2023）”，重點分析了摩爾定律經(jīng)濟效能達(dá)到瓶頸，先進(jìn)封裝提升芯片系統(tǒng)性能、封裝技術(shù)發(fā)展趨勢：芯片性能不斷提高、系統(tǒng)趨于小型化、先進(jìn)封裝的技術(shù)與形態(tài)根據(jù)需求不斷迭代，多應(yīng)用于高性能場景。

摩爾定律是指隨著技術(shù)演進(jìn)，芯片上容納的晶體管數(shù)量會呈指數(shù)級增長，每1.5-2年翻一倍，同時帶來芯片性能提升一倍或成本下降一半的效應(yīng)。隨著芯片制程工藝的不斷發(fā)展，芯片上容納的晶體管數(shù)量不斷增加，但單位數(shù)量晶體管的成本下降幅度正在持續(xù)降低。根據(jù)IBS的統(tǒng)計及預(yù)測，從16nm到10nm，每10億顆晶體管的成本降低了30.7%，從7nm到5nm成本下降了17.8%，而從5nm到3nm成本僅下降了4.2%。

先進(jìn)封裝成為超越摩爾定律、提升系統(tǒng)性能的關(guān)鍵路徑之一。目前集成電路發(fā)展主要沿著兩個技術(shù)路線進(jìn)行，一個是摩爾定律的延伸，即向芯片小型化的方向發(fā)展，通過微縮半導(dǎo)體器件的晶體管尺寸以增加可容納的晶體管數(shù)量，以單個芯片性能的提升為目標(biāo)；另一個是超越摩爾定律，即以先進(jìn)封裝技術(shù)的發(fā)展為主要方向，將處理、模擬等多種芯片集成在一個系統(tǒng)內(nèi)，實現(xiàn)系統(tǒng)級封裝(System in Package, SiP)，以系統(tǒng)性能的提升為目標(biāo)。 封裝技術(shù)的發(fā)展史是芯片性能不斷提高、系統(tǒng)不斷小型化的歷史。封裝是半導(dǎo)體晶圓制造的后道工序之一，目的是支撐、保護(hù)芯片，使芯片與外界電路連接、增強導(dǎo)熱性能等。封裝技術(shù)的發(fā)展大致分為4個階段：

第一、第二階段（1990年以前）以DIP、SOP和LCC等技術(shù)為主，屬于傳統(tǒng)封裝；第三階段（1990至2000年）已經(jīng)開始應(yīng)用先進(jìn)封裝技術(shù)，這一階段BGA、CSP和FC技術(shù)已開始大規(guī)模生產(chǎn)；第四階段（2000年至今），先進(jìn)封裝技術(shù)從二維開始向三維拓展，出現(xiàn)了2.5D/3D封裝、晶圓級封裝、扇出型封裝等封裝技術(shù)。先進(jìn)封裝也稱為高密度封裝（HDAP，High Density Advanced Package），采用先進(jìn)的設(shè)計和工藝對芯片進(jìn)行封裝級重構(gòu)，并有效提升系統(tǒng)性能。相較于傳統(tǒng)封裝，先進(jìn)封裝具有引腳數(shù)量增加、芯片系統(tǒng)更小型化且系統(tǒng)集成度更高等特點。 先進(jìn)封裝技術(shù)的發(fā)展主要朝上游晶圓制程和下游模組兩個方向。 1）向上游晶圓制程領(lǐng)域發(fā)展，該方向發(fā)展的技術(shù)即晶圓級封裝，通過晶圓重構(gòu)工藝在晶圓上完成重布線，并通過晶圓凸點工藝形成與外部互聯(lián)的金屬凸點以進(jìn)行封裝，該技術(shù)的特點是可以在更小的封裝面積下容納更多的引腳； 2）向下游模組領(lǐng)域拓展，即發(fā)展系統(tǒng)級封裝技術(shù)，將以前分散貼裝在PCB板上的多種功能芯片，包括處理器、存儲器等功能芯片以及電容、電阻等元器件集成為一顆芯片，壓縮模塊體積、縮短電氣連接距離，提升芯片系統(tǒng)整體功能性和靈活性。 先進(jìn)封裝的四要素是Bump、RDL、Wafer和TSV，具備四要素中任意一種技術(shù)即為先進(jìn)封裝。

1）Bump（金屬凸點）技術(shù)，普遍應(yīng)用于Flip-Chip（倒裝焊）技術(shù)中，處于晶圓之間互聯(lián)的位置，起著電氣互聯(lián)和應(yīng)力緩沖的作用，其發(fā)展趨勢是使金屬凸點越來越小，直至發(fā)展為Hybrid Bonding（混合鍵合）技術(shù)，該技術(shù)制造的電介質(zhì)表面光滑、沒有凸點，且具有更高的集成密度； 2）RDL（重布線層）技術(shù)，用于X與Y平面電氣延伸和互聯(lián)，適用于為I/O端口進(jìn)行寬松排布，廣泛應(yīng)用于WLP（晶圓級封裝）技術(shù)和2.5D/3D技術(shù)中，但不適用于Flip-Chip技術(shù)； 3）Wafer（晶圓）技術(shù)，可以用作芯片的基底和WLP封裝的載體，也可以與硅基板一同實現(xiàn)2.5D集成，技術(shù)發(fā)展趨勢是使Wafer面積逐漸增大； 4）TSV（硅通孔）技術(shù)，用于Z軸電氣互聯(lián)，是實現(xiàn)多維立體結(jié)構(gòu)封裝的關(guān)鍵技術(shù)。 RDL和TSV使封裝技術(shù)在X-Y-Z三維空間中具備延伸和發(fā)展的可能性。重布線層（RDL）技術(shù)使得晶圓級封裝得以在X-Y平面進(jìn)行延伸，誕生了WLCSP、FOWLP、INFO、FOPLP、EMIB等技術(shù)。基于硅通孔（TSV）技術(shù)，封裝系統(tǒng)沿著Z軸進(jìn)行延伸，實現(xiàn)了二維向三維的拓展，出現(xiàn)了2.5D和3D集成，并演變出CoWoS、HBM、Co-EMIB、HMC、Wide-IO、Foveros、SoIC、X-Cube等技術(shù)。 先進(jìn)封裝的技術(shù)與形態(tài)會根據(jù)應(yīng)用側(cè)需求不斷變化與迭代。從WLP、SiP、2.5D/3D等技術(shù)方案出發(fā)，各廠商根據(jù)應(yīng)用側(cè)需求進(jìn)一步迭代出更深層的技術(shù)。以晶圓級封裝（WLP）技術(shù)為例，起初WLP技術(shù)采用Fan-in形態(tài)，隨著引腳數(shù)要求增加，F(xiàn)an-out形態(tài)逐漸成為主流；而后出于提升系統(tǒng)性能的目標(biāo)，臺積電將多個芯片F(xiàn)an-out工藝集成起來，誕生了INFO技術(shù)；而從節(jié)省成本的角度出發(fā)，單個芯片的FOWLP技術(shù)又進(jìn)一步迭代出面板級封裝技術(shù)（FOPLP）。

先進(jìn)封裝技術(shù)能提升系統(tǒng)的功能密度，多應(yīng)用于高性能場景。目前主流的先進(jìn)封裝技術(shù)主要由國際半導(dǎo)體龍頭廠商研發(fā)，技術(shù)研發(fā)的維度從2D逐漸提升至2.5D和3D，系統(tǒng)的功能密度也隨之提升。同時，先進(jìn)封裝主要應(yīng)用于高性能計算、高端服務(wù)器等領(lǐng)域，因此產(chǎn)品技術(shù)壁壘與價值量相對傳統(tǒng)封裝會更高。

系統(tǒng)級封裝（SiP）屬于廣義的先進(jìn)封裝，側(cè)重于系統(tǒng)屬性。SiP是指在封裝內(nèi)形成一個系統(tǒng)，關(guān)注系統(tǒng)在封裝內(nèi)的實現(xiàn)，所以系統(tǒng)是其重點關(guān)注的對象，與之對應(yīng)的是CSP（單芯片封裝）。但SiP并不是先進(jìn)封裝特定的某種技術(shù)方案，因為SiP可能采用傳統(tǒng)的Wire Bonding工藝，也可能采用先進(jìn)封裝的Flip Chip工藝。但隨著系統(tǒng)對性能、功耗、體積的要求越來越高，集成密度的需求也越來越高，SiP也會越來越多地采用先進(jìn)封裝工藝。在下方示意圖中，SiP指代的是封裝整體，Chiplet/Chip是封裝中的單元，先進(jìn)封裝是由Chiplet/Chip組成的，2.5D和3D是先進(jìn)封裝的工藝手段。

Chiplet通過先進(jìn)封裝工藝實現(xiàn)。Chiplet也稱為小芯片或芯粒，該技術(shù)通過將多個芯片裸片（Die）通過內(nèi)部互聯(lián)技術(shù)集成在一個封裝內(nèi)，構(gòu)成專用功能的異構(gòu)芯片。通過采用2.5D、3D等高級封裝技術(shù)，Chiplet可實現(xiàn)多芯片之間的高速互聯(lián)，提高芯片系統(tǒng)的集成度，擴展其性能、功耗優(yōu)化的空間。相對SoC系統(tǒng)級芯片的傳統(tǒng)設(shè)計方法，Chiplet技術(shù)方案不需要購買IP或者自研生產(chǎn)，只需要購買已經(jīng)實現(xiàn)好的小硅片進(jìn)行封裝集成，且IP可以復(fù)用。所以Chiplet可以看成是一種硬核形式的IP，但它是以芯片的形式提供的。

3D Chiplet是Chiplet進(jìn)一步的發(fā)展。3D Chiplet是由AMD在2021年6月首先提出的，通過3D TSV將Chiplet集成在一起，同時為了提高互聯(lián)密度，采用了no Bump的垂直互聯(lián)結(jié)構(gòu)。目前3D Chiplet產(chǎn)品是由臺積電以SoIC的先進(jìn)封裝技術(shù)進(jìn)行代工，主要應(yīng)用在3D V-Cache上，將包含有64MB L3 Cache的Chiplet以3D堆疊的形式與處理器封裝在一起。