先進封裝之TSV及TGV技術(shù)初探

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隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進封裝是后摩爾時代的必然選擇。其中，利用高端封裝融合最新和成熟節(jié)點，采用系統(tǒng)封裝(SiP)和基于小芯片的方法，設計和制造最新的SoC產(chǎn)品已經(jīng)成為主要的技術(shù)路徑。2.5D/3D封裝正在加速3D互連密度的技術(shù)突破，TSV及TGV的技術(shù)作為2.5D/3D封裝的核心技術(shù)，越來越受到重視。

一、先進封裝技術(shù)越來越重要

摩爾定律指引集成電路不斷發(fā)展。摩爾定律指出：“集成電路芯片上所集成的電路的數(shù)目，每隔18-24個月就翻一倍；微處理器的性能提高一倍，或價格下降一半?！备鶕?jù)摩爾定律，制程節(jié)點以0.7倍（實際為根號2的倒數(shù)）遞減逼近物理極限，從1μm、0.8μm、0.5μm、0.35μm、0.25μm、0.18μm、0.13μm、90nm、65nm、45nm、32nm、22nm、16nm、10nm、7nm，一直發(fā)展到未來的5nm、3nm，事實上90nm節(jié)點以前特征尺寸完全對應柵極長度，自65nm開始各廠商節(jié)點名稱的定義越來越模糊，已不能完全對應器件的物理尺寸。目前14nm、10nm的節(jié)點名稱大致對應柵極長度的一半。

遵循摩爾定律，縮小晶體管尺寸，依舊可以提升產(chǎn)品性能。但是高昂的開發(fā)費用和資本支出導致單個晶體管成本不像之前隨著性能的提升而下降，開發(fā)更先進的制程已經(jīng)不再經(jīng)濟。另一方面摩爾定律已經(jīng)接近極限。2017年10nm制程已經(jīng)發(fā)展到量產(chǎn)的階段，非常接近FinFET工藝物理極限5nm。

在這種情況下，集成電路產(chǎn)業(yè)將走向何方，產(chǎn)業(yè)界和學術(shù)界給出了比摩爾定律更為多元化的答案：More Moore（深度摩爾）、More than Moore（超越摩爾）、Beyond CMOS將是未來的發(fā)展方向。

深度摩爾是在現(xiàn)有硅基CMOS基礎上，在器件結(jié)構(gòu)、溝道材料、連接導線、高介質(zhì)金屬柵、架構(gòu)系統(tǒng)、制造工藝等方面進行創(chuàng)新研發(fā)，沿著摩爾定律進行升級，延續(xù)摩爾定律（18個月左右晶體管數(shù)量翻番）的生命。同時更加注重功耗的降低。FinFET技術(shù)、EUV光刻是典型代表。業(yè)界認為5 nm將會是硅基CMOS技術(shù)的物理極限。

超越摩爾側(cè)重于根據(jù)應用場景來實現(xiàn)芯片功能的多樣化。這可以通過三條路徑來實現(xiàn)：優(yōu)化算法和電路設計；多個功能模塊封裝于一個芯片中；開發(fā)新功能芯片。因此封裝將會發(fā)揮越來越重要的作用。

Beyond CMOS是指打破硅基晶體管結(jié)構(gòu)和材料限制，研發(fā)全新的晶體管來取代硅基CMOS。新的器件要具有高性能、低功耗、可接受的制造成本、足夠穩(wěn)定以及適合于大規(guī)模制造等特性。潛在的技術(shù)主要有：隧穿 FET（Tunneling FET， TFET）、 Nano-electromechanical Switch (NEMS)、 單電子晶體管（Single Electron Transistor， SET)、量子元胞自動機（Quantum Cellular Automata， QCA)、Atomic Switch、自旋 FET（Spin FET）、石墨烯FET（Graphene FET）、碳納米管FET（Carbon Nanotube FET）、納米線FET（Nanowire FET）等。

此外，半導體產(chǎn)業(yè)也將逐漸從技術(shù)驅(qū)動轉(zhuǎn)變?yōu)閼抿?qū)動。目前移動產(chǎn)品仍是半導體產(chǎn)業(yè)主要的推動力，其朝小尺寸、多功能、高速化發(fā)展，帶動先進封裝技術(shù)導入。未來物聯(lián)網(wǎng)、5G、人工智能、汽車電子、AR/VR、云計算等將會興起，市場驅(qū)動力將多元化，對產(chǎn)品多樣化也提出了需求。先進封裝是滿足不同應用需求的重要手段。隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進封裝是后摩爾時代的必然選擇，包括倒裝、晶圓級封裝、扇出型封裝、3D封裝、系統(tǒng)級封裝等。
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二、???封測技術(shù)及發(fā)展方向

半導體的生產(chǎn)過程可分為晶圓制造工序（Wafer Fabrication）、封裝工序（Packaging）、測試工序（Test）等幾個步驟。其中晶圓制造工序為前道（Front End）工序，而封裝工序、測試工序為后道（Back End）工序。封裝是指將生產(chǎn)加工后的晶圓進行切割、焊線塑封，使電路與外部器件實現(xiàn)連接，并為半導體產(chǎn)品提供機械保護，使其免受物理、化學等環(huán)境因素損失的工藝。測試是指利用專業(yè)設備，對產(chǎn)品進行功能和性能測試，測試主要分為中測和終測兩種。

根據(jù)Yole的數(shù)據(jù)，全球封測行業(yè)市場規(guī)模保持平穩(wěn)增長，預計從2019年的680億美元增長到2025年的850億美元，年均復合增速約4%。根據(jù)中國半導體行業(yè)協(xié)會的數(shù)據(jù)，中國封測行業(yè)市場規(guī)模從2011年的976億元增長到了2019年的2350億元，年均復合增速約11.6%，顯著高于全球增速。

1、?封測生產(chǎn)流程

晶圓代工廠制造完成的晶圓在出廠前會經(jīng)過一道電性測試，稱為晶圓可接受度測試（Wafer Acceptance Test，WAT），WAT測試通過的晶圓被送去封測廠。封測廠首先對晶圓進行中測（Chip Probe，CP）。由于工藝原因會引入各種制造缺陷，導致晶圓上的裸Die中會有一定量的殘次品，CP測試的目的就是在封裝前將這些殘次品找出來，縮減后續(xù)封測的成本。在完成晶圓制造后，通過探針與芯片上的焊盤接觸，進行芯片功能的測試，同時標記不合格芯片并在切割后進行篩選。CP測試完成后進入封裝環(huán)節(jié)，封裝工藝流程一般可以分為兩個部分，用塑料封裝之前的工藝步驟稱為前段操作，在成型之后的工藝步驟稱為后段操作。基本工藝流程包括晶圓減薄、晶圓切割、芯片貼裝、固化、芯片互連、注塑成型、去飛邊毛刺、上焊錫、切筋成型、打碼等。因封裝技術(shù)不同，工藝流程會有所差異，且封裝過程中也會進行檢測。封裝完成后的產(chǎn)品還需要進行終測（Final Test，F(xiàn)T），通過FT測試的產(chǎn)品才能對外出貨。

2、 封裝技術(shù)不斷演進

封裝技術(shù)正逐漸從傳統(tǒng)的引線框架、引線鍵合向倒裝芯片、硅通孔、嵌入式封裝（ED，Embedded Die Package）、扇入/扇出型晶圓級封裝、SiP封裝、系統(tǒng)級封裝（SoP，System on Package）等先進封裝技術(shù)演進。芯片的尺寸繼續(xù)縮小，引腳數(shù)量不斷增加，集成度持續(xù)提升。

倒裝芯片與傳統(tǒng)的引線鍵合技術(shù)的區(qū)別在于前者將芯片面朝下，與基板直接通過焊球連接，不再需要引線，芯片與外部電路的距離縮短。芯片I/O密度提高、尺寸縮小、電氣性能改善。

晶圓級封裝通常直接在晶圓上進行大部分或全部封測工藝，再切割成單顆芯片。再分布層(RDL，Redistribution Layer)與凸塊(Bump)技術(shù)為其I/O布線的一般選擇，由此無需使用IC載板，從而降低了厚度和成本。

晶圓級封裝可以實現(xiàn)較小尺寸封裝，如：芯片尺寸封裝（CSP，Chip Scale Package）。由于引腳全部位于芯片下方，I/O數(shù)受到限制，該類型一般又稱為晶圓級芯片尺寸封裝（WLCSP，Wafer Level Chip Scale Package）或扇入型晶圓級封裝（Fan-In WLP）。目前多用于低引腳數(shù)消費類芯片。

WLP可分為扇入型晶圓級封裝（Fan-In WLP）和扇出型晶圓級封裝（Fan-Out WLP）兩大類。扇入型直接在晶圓上進行封裝，封裝完成后進行切割，布線均在芯片尺寸內(nèi)完成，封裝大小和芯片尺寸相同；扇出型則基于晶圓重構(gòu)技術(shù)，將切割后的各芯片重新布置到人工載板上，芯片間距離視需求而定，之后再進行晶圓級封裝，最后再切割，布線可在芯片內(nèi)和芯片外，得到的封裝面積一般大于芯片面積，但可提供的I/O數(shù)量增加。

隨著I/O數(shù)目增加，焊球間距不斷減小。持續(xù)降低焊球間距將會導致下游PCB制造成本增加。扇出型晶圓級封裝（Fan-Out WLP）應運而生。

扇出（Fan Out，F(xiàn)O）是相對扇入而言，“扇入”只能向內(nèi)走線，而在扇出型封裝中，既可以向內(nèi)走線，也可以向外走線，從而可以實現(xiàn)更多的I/O，以及更薄的封裝。目前量產(chǎn)最多的是晶圓級扇出型產(chǎn)品。

扇出型封裝工藝主要分為Chip first和Chip last兩大類，其中Chip first又分Die down和Die up兩種。

扇出型封裝生產(chǎn)工藝的關(guān)鍵步驟包括芯片放置、包封和布線。芯片放置對速度和精度的要求很高，放置速度直接決定生產(chǎn)效率，從而影響制造成本；放置精度也是決定后續(xù)布線精度的關(guān)鍵性因素。包封需要對包封材料進行填充和加熱，這一過程不僅可能導致已放置好的芯片發(fā)生移位，還有可能因包封材料與芯片的膨脹系數(shù)的不同而造成翹曲，這兩者都會影響后續(xù)的布線環(huán)節(jié)。布線成功率是決定最終封裝成品率的關(guān)鍵因素，另一方面，布線設備是整個生產(chǎn)設備中最昂貴的，對制造成本的影響很大。

Fan-Out是指通過再分布層將I/O 凸塊擴展至芯片周邊，在滿足I/O數(shù)增大的前提下又不至于使焊球間距過小而影響PCB工藝。Fan-Out封裝是近期先進封裝技術(shù)中的熱門話題。臺積電的InFO（Integrated Fan Out）封裝技術(shù)用于iPhone處理器。

扇出型晶圓級封裝的優(yōu)勢在于縮小芯片尺寸，降低成本（無需載板），散熱、能耗及性能方面較倒裝也有改善。工藝上也面臨著加工過程中翹曲、裸晶在載板上的位置精度、裸晶與載板界面處的平整性、多芯片封裝等問題。

硅通孔技術(shù)（TSV）是指在晶圓片上打孔，在孔中填充導電材料實現(xiàn)芯片之間、芯片與外部之間互聯(lián)的技術(shù)，被認為是目前半導體行業(yè)最先進的技術(shù)之一。硅通孔技術(shù)具有互連距離短、集成度高的優(yōu)點，能夠使芯片在三維空間堆疊密度最大，并提升芯片性能、降低功耗、縮小尺寸。該技術(shù)是實現(xiàn)異質(zhì)集成的重要手段，未來將廣泛的用于2.5D/3D IC。

3D封裝又稱為疊層芯片封裝技術(shù)，是指在不改變封裝體尺寸的前提下，在同一個封裝體內(nèi)于垂直方向疊放兩個以上芯片的封裝技術(shù)，它起源于快閃存儲器(NOR/NAND)及SDRAM的疊層封裝，可以實現(xiàn)不同類型芯片的異質(zhì)集成，目前在存儲芯片上已有較多應用。

3D封裝可采用凸塊或硅通孔技術(shù)（Through Silicon Via，TSV），TSV是利用垂直硅通孔完成芯片間互連的方法，由于連接距離更短、強度更高，能實現(xiàn)更小更薄而性能更好、密度更高、尺寸和重量明顯減小的封裝，而且還能用于異種芯片之間的互連。

2.5D封裝是在基板和芯片之間放一個硅中間層，這個中間層通過TSV連接上下部分。

根據(jù)國際半導體路線組織（ITRS，International Technology Roadmap for Semiconductors）的定義，SiP是對不同芯片進行并排或疊加的封裝方式。疊加的芯片可以是多個具有不同功能的有源電子元件與/或無源器件，也可以是MEMS或者光學器件。封裝在一起之后成為可以實現(xiàn)一定功能的系統(tǒng)。

相對簡單的Side by Side的多芯片模組（MCM，Multi-chip Module）技術(shù)（2D Package）、更復雜的多芯片封裝（MCP，Multi-chip Package）技術(shù)、芯片堆疊(Stack Die)技術(shù)等均可以用來構(gòu)建集成多種功能的SiP系統(tǒng)（2.5D/3D IC）。SiP可以有效突破SoC在整合芯片過程中的限制，大幅降低設計端和制造端成本，同時具備客制化的靈活性。SiP在超越摩爾的發(fā)展路徑中具有十分重要的地位。

臺積電推出的InFO和CoWoS（Chip-on-Wafer-on-Substrate）屬于2.5D IC封裝。該技術(shù)是把不同的芯片集成在一塊硅載板（silicon interposer）上，并在載板上布線實現(xiàn)互連。CoWoS針對高端市場，連線數(shù)量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數(shù)量也比較少。2.5D比3D IC封裝成本更低，但是堆疊芯片的3D封裝比同樣的SiP系統(tǒng)的2.5D封裝尺寸更小。此外堆疊芯片還可以帶來功耗降低、傳輸速率提升等性能方面的改善。

SoC（系統(tǒng)級芯片，System-on-a-Chip）與SiP的區(qū)別在于SoC的集成是從晶圓片上制作出來，而SiP的集成是將不同的芯片或裸晶（Die）封裝在一起。目前高端數(shù)字工藝（例如16nm FinFET）用于模擬和射頻模塊并不適合。首先高端工藝的額定電源電壓很低，導致模擬/射頻模塊設計非常困難。其次高端工藝的掩模制造成本非常高，而模擬/射頻模塊的晶體管密度遠低于數(shù)字模塊，使用高端工藝制造模擬/射頻模塊并不劃算。采用SoC方式集成研制難度大、開發(fā)時間長、制造成本高。因此采用先進封裝技術(shù)將高端工藝制造的數(shù)字模塊，比較成熟的工藝來實現(xiàn)模擬/射頻模塊，用硅通孔等技術(shù)實現(xiàn)模塊間互連，封裝在一起形成SiP系統(tǒng)，可以加快開發(fā)速度，制造低成本和高集成的芯片。

3、?先進封裝市場規(guī)模

摩爾定律的放緩、異質(zhì)集成和各種大趨勢（包括5G、AI、HPC、物聯(lián)網(wǎng)等）推動著先進封裝市場強勢發(fā)展。根據(jù)Yole的數(shù)據(jù)，2019年全球先進封裝市場規(guī)模約290億美元，預計2025年增長到420億美元，年均復合增速約6.6%，高于整體封裝市場4%的增速和傳統(tǒng)封裝市場1.9%的增速。

從下游應用市場來看，移動設備和消費電子對集成度要求高，是先進封裝最大的細分市場，2019年占比達85%，2019-2025的CAGR為5.5%，略低于整體增速，2025年將占先進封裝市場的80%。電信和基礎設施是先進封裝市場中增長最快的細分市場，CAGR約為13%，市場份額將從2019年的10%增至2025年的14%。汽車與運輸細分市場在2019年至2025年期間將以10.6%的CAGR增長，到2025年達到約19億美元，但其在先進封裝市場中所占的份額仍將持平，約4%。

從技術(shù)分類來看，3D堆疊封裝、嵌入式芯片封裝、扇出型封裝在2019年到2025年的增速更高，CAGR分別為21%、18%、16%。扇出型技術(shù)進入移動設備、網(wǎng)絡和汽車領域；3D堆疊技術(shù)進入AI/ML、HPC、數(shù)據(jù)中心、CIS、MEMS/傳感器領域；嵌入式芯片封裝進入移動設備、汽車和基站領域。

從晶圓數(shù)來看，2019年約2900萬片晶圓采用先進封裝，到2025年增長為4300萬片，年均復合增速為7%。其中倒裝技術(shù)占比最高，3D封裝增速最快。

三、硅通孔技術(shù)（TSV）

TSV 互連具有縮短路徑和更薄的封裝尺寸等優(yōu)點，被認為是三維集成的核心技術(shù)。

TSV 結(jié)構(gòu)如下圖所示，在硅板上面有加工完成的通孔；在通孔內(nèi)由內(nèi)到外依次為電鍍銅柱、絕緣層和阻擋層。絕緣層的作用是將硅板和填充的導電材料之間進行隔離絕緣，材料通常選用二氧化硅。由于銅原子在 TSV 制造工藝流程中可能會穿透二氧化硅絕緣層，導致封裝器件產(chǎn)品性能的下降甚至失效，一般用化學穩(wěn)定性較高的金屬材料在電鍍銅和絕緣層之間加工阻擋層。最后是用于信號導通的電鍍銅。

在三維集成中 TSV 技術(shù)可分為三種類型：在 CMOS 工藝過程之前在硅片上完成通孔制作和導電材料填充的是先通孔技術(shù)；而中通孔，在CMOS制程之后和后端制程（BEOL）之前制作通孔。最后一種后通孔技術(shù)是在 CMOS 工藝完成后但未進行減薄處理時制作通孔。最終技術(shù)方案的選擇要根據(jù)不同的生產(chǎn)需求。

1、?TSV?制造的工藝流程

TSV 制造的工藝流程舉例如下：

步驟1：首先在晶圓上制作IC組件(Devices)。

步驟2：使用化學機械研磨(CMP)制程，將氧化物(Oxide)進行平坦化。

步驟3：蝕刻介電堆積層(Dielectric Stack)。

步驟4：將硅蝕刻達深度4~9μm。

步驟5：沉積氧化物(Oxide)和氮化物(SiN)層，以作為阻障層(Barrier Layer)及鈍化層(Passivation Layer)。

步驟6及7：制作溝渠(Trench)和導孔(Via)，以作為晶圓間之接合(Bonding)使用。

步驟8及9：沉積Ta或TaN阻障層(Barrier Layer)，銅晶種層(Copper Seed Layer)，接著進行電鍍銅以填充導孔(Via Filling)，使用化學機械研磨(CMP)制程，去除多余之Ta層及銅，此時以完成晶圓后段導線制程(Backend of the Line; BEOL)，包括結(jié)合鋁與銅導線層。

步驟10：在銅墊上沉積無電鍍金屬層(Electroless Metal Deposition)，或去除介電層(Dielectric Layer)，以形成晶圓對晶圓(Wafer to Wafer)之接合墊。

步驟11：制作銅對銅(Copper to Copper)之熱擴散接合(Thermal Diffusion Bonding)。

步驟12：使用化學機械研磨(CMP)及研磨(Grinding)方式，將上層晶圓進行薄化(Thinning)，并以化學蝕刻法(Chemical Etching)去除12μm厚度的硅。

步驟13：使用PE-CVD沉積氧化物于薄化晶圓之背面，如此可防止上層晶圓因進行整合堆棧另一片晶圓時，所造成硅之污染。

步驟14：進行氧化層蝕刻，以形成溝渠(Trench)，接著沉積銅，以作為導線連接之使用。
? ? 步驟15：形成銅墊(Copper Pad)，以作為上層晶圓進行晶圓堆棧之接合點。

2、?TSV制作流程中關(guān)鍵技術(shù)

2.1 TSV 刻蝕

TSV 刻蝕是三維集成的關(guān)鍵技術(shù)，并且目前深硅刻蝕首選技術(shù)為干法刻蝕或稱博世刻蝕。博世刻蝕工藝的刻蝕速率高達 5～10μm／min，對光刻膠的選擇性為 50～100，對氧化物掩膜的刻蝕率高達200。博世工藝包括以下流程：（1）利用六氟化硫(SF6)作為蝕刻劑進行硅刻蝕；（2）填充八氟環(huán)丁烷（C4F8）氣體，以產(chǎn)生良好的鈍化膜來保護刻蝕出的側(cè)壁；（3）用定向離子進一步刻蝕六氟化硫(SF6)等離子體中的鈍化層和硅層。然后，使用 O2和 Ar 等離子體清洗鈍化層。然而，這種工藝造成側(cè)壁缺口粗糙，可能會造成接下來的步驟出現(xiàn)差錯，引發(fā)漏電和可靠性問題。在深硅刻蝕中，側(cè)壁粗糙度受刻蝕和鈍化到兩個流程的影響。側(cè)壁粗糙會增大 TSV 的空隙，進而影響到絕緣層、阻擋層和銅種子層的覆蓋范圍。因此，隨著 TSV 尺寸的減小，側(cè)壁糙度需要控制在最小。

2.2 TSV絕緣層

TSV 的金屬填充需要用到絕緣層來對硅襯底進行充分的電氣隔離。絕緣層的工藝要求包括良好的階梯覆蓋率，無漏電流，低應力，高擊穿電壓，以及不同的 TSV 集成引起的加工溫度的限制。二氧化硅（SiO2）或氮化硅（Si3N4）是常用于等離子體增強化學氣相沉積（PECVD）或減壓化學氣相沉積（SACVD）的絕緣層。然而，當 TSV 直徑小于 3 μm 時，絕緣層更適用于原子層沉積（ALD）。ALD有幾個優(yōu)勢，如較低的熱預算，比現(xiàn)有流程更好的階梯覆蓋率，無需再進行表面處理，并且由于較薄的絕緣層，降低了 TSV 的 CMP 加工時間。

2.3 TSV阻擋層和種子層

接下來的過程是阻擋層沉積，目的是防止銅原子在溫度 400 ℃下的退火過程的 TSV 中擴散。另外，阻擋層也作為絕緣層和銅層之間的粘合層。常見的作為阻擋層的的材料是 Ti、Ta、TaN、TiN；根據(jù) TSV 的尺寸來選擇物理氣相沉積（PVD）、化學氣相沉積（CVD）或原子層沉積（ALD）法來實現(xiàn)。

金屬阻擋層使用 PVD 沉積，如鉭和鈦。溫度要求低是這種方法最大的特點，但是其階梯覆蓋率也低，很容易產(chǎn)生較高縱橫比（>10:1）的TSV[6]。沉積較厚的金屬阻擋層可以克服階梯覆蓋低的缺點，但會使生產(chǎn)成本變高。TiN 或 TiN 阻擋層可以用化學氣相沉積法沉積，具有均勻性好的優(yōu)點、但需要較高的加工溫度。

在下面的過程中，銅種子通常采用物理氣相沉積法沉積在 TSV 中。在 IMEC 研究中，采用 ALD 法 TiN 作為阻擋層，制造了均勻性約 80%，尺寸 2×30 μm 的 TSV（縱橫比 =15）。成本和減少阻擋層和種子層過程的熱預算是 TSV 應用中的關(guān)鍵挑戰(zhàn)。

在后端工序互聯(lián)之后用于設備可靠性檢測的溫度是一個值得關(guān)注的問題。采用低溫下進行的全濕法對高縱橫比的 TSV 的阻擋層和銅種子層實現(xiàn)無電鍍沉積，用金納米粒子（Au NPs）或鈀納米粒子（Pd NPs）作為催化劑實現(xiàn)鈷-鎢和銅的阻擋層/種子層的無電鍍沉積。一個 TSV 不同位置的吸附鈀納米粒子在室溫下 3 小時后的形態(tài)，如圖 3 所示。Pd NPs 沉積均勻地分布在整個尺寸為 2×24 μm 的 TSV 中，沒有觀察到鈀結(jié)塊。盡管全濕法阻擋層和種子層在較低溫度下有較好的階梯覆蓋率，但它的可靠性還需要更多的實驗來證明。

2.4 TSV 填充

TSV 填充電鍍銅有三種方法：共形電鍍，自下而上的密封凸點電鍍，和超共形電鍍。電鍍方法是以各種三維集成應用為基礎的?？偟膩碚f，TSV 的結(jié)構(gòu)是深度在 10 到 200μm 之前的典型的圓柱形孔。TSV 的深度取決于芯片或晶圓鍵合時的所需厚度，而 TSV 縱橫比的大小則由介電膜、阻擋層和種子層和填充過程決定的。

2.4.1 共形電鍍

共形度銅與晶圓級芯片規(guī)模封裝中線路鍍銅相似。以 CIS 應用作為一個例子，它的主要過程包括硅的深反應離子刻蝕到 CMOS 金屬層，通孔的氧化物隔離，阻擋層和種子層 PVD 沉積，最后對 RDL共形鍍銅。在抗蝕劑掩模中銅厚 5～10μm。然而，由于銅種子層的不連續(xù)性，僅有縱橫比為 3 的 TSV 得以應用。

2.4.2 自下而上密封凸點電鍍

TSV 自下而上密封凸點電鍍法的一個優(yōu)點是能夠有效避免通孔填充過程中產(chǎn)生空隙。此外，自下而上填充法適合后通孔工藝。它通常需要在底部的銅種子層的臨時鍵合或粘貼技術(shù)來完成填充過程。載體晶圓的去除會帶來額外的花費和可靠性問題，因此有一種新型的 TSV 自下而上密封凸點電鍍銅填充法。該工藝流程為：

（1）TSV 刻蝕，（2）減薄，（3）氧化隔離，（4）種子層沉積，（5）光刻膠標記，（6）制造密封凸點，（7）TSV 凸點電鍍，（8）最終刻蝕。掃描電鏡、光學顯微鏡和 X 射線分析都能觀察到，自下而上填充法不會產(chǎn)生缺陷。

2.4.3 超共形電鍍

超共形電鍍銅填充的適用尺寸有較大的范圍，從鑲嵌尺寸到用于應用設備的較大尺寸。通過 X 射線觀測到銅覆蓋層和阻擋層用 CMP 去除后，TSV 中沒有縫隙。

此外，三步 PPR 電流波形法減少了銅填充時間和 TSV 填充的缺陷。然而，由于使用可以減少通孔側(cè)壁銅離子的脈沖反向電流，填充高縱橫比的 TSV 需要很長的時間。因此，三維集成中縮短 TSV 填充時間是很有必要的。提高充填效率的優(yōu)化方法有多種，包括陽極位置優(yōu)化，多級 TSV 填充，電鍍電流密度優(yōu)化。

最后，使用 CMP 來去除晶片表面的銅覆蓋層和阻擋層。總的來說，這項技術(shù)需要兩個步驟。第一步是去除通孔填充后的厚的銅凹坑或凹槽，到阻擋層停止。第二步是去除阻擋層，到絕緣層停止。選擇不同的漿料來實現(xiàn)隔離，避免凹陷和侵蝕。

2.5 TSV銅暴露

另一個關(guān)鍵步驟是由于銅材料和硅襯底之間熱膨脹系數(shù)不匹配帶來的 TSV 擠壓或 TSV 凸點問題。銅的熱膨脹系數(shù)為 17.6 ppm／℃，高于硅的 2.6 ppm／℃，引起電介質(zhì)層開裂和分層等可靠性問題。通過對一系列不同條件下退火工藝的實驗，得出了退火工藝的影響。Cu 從退火溫度在 350 ℃ 開始凸起，一直到 450 ℃。銅的突出現(xiàn)象，有兩種可能的機制。第一個機制是在退火過程中垂直擴展的銅材料塑性變形。第二種機制是由于當 TSV 中應力分布不均勻引起的擴散蠕變。通過對電鍍工藝之后的 TSV 進行適當?shù)念A退火處理來減少硅應力是很有必要的，然后，用 CMP 去除多余銅。
? ? ??3、 TSV制程關(guān)鍵工藝設備

TSV制作工藝包括以下幾步：通孔制作；絕緣層、阻擋層和種子層的沉積；銅填充；通過化學機械拋光去除多余的金屬；晶圓減?。痪A鍵合等。

每一步工藝都有相當?shù)募夹g(shù)難度，在通孔制作步驟，保持孔的形狀和控制角度非常重要，通過Bosch工藝來實現(xiàn)深孔刻蝕；在沉積絕緣層、阻擋層和種子層時，需要考慮各層的均勻性和粘附性；銅填充時必須避免空洞等缺陷，這樣填充的銅可以在疊層器件較高的溫度下保持正常的電性能；一旦完成了銅填充，則需要對晶圓進行減?。蛔詈笫沁M行晶圓鍵合。

TSV制作流程會涉及到深刻蝕、PVD、CVD、銅填充、微凸點及RDL電鍍、清洗、減薄、鍵合等二十余種設備，其中通孔制作、絕緣層/阻擋層/種子層的沉積、銅填充、晶圓減薄、晶圓鍵合等工序涉及的設備最為關(guān)鍵，在某種程度上直接決定了TSV的性能指標。

3.1 深硅刻蝕設備

通常情況下，制造硅通孔（經(jīng)常穿透多層金屬和絕緣材料）采用深反應離子刻蝕技術(shù)（DRIE），常用的深硅刻蝕技術(shù)又稱為“Bosch（博氏）”工藝，有最初發(fā)明該項技術(shù)的公司命名。

如下圖所示，一個標準Bosch工藝循環(huán)包括選擇性刻蝕和鈍化兩個步驟，其中選擇性刻蝕過程采用的是SF6和O2兩種氣體，鈍化過程采用的是C4F8氣體。在Bosch工藝過程中，首先利用SF6等離子體刻蝕硅襯底，接著利用C4F8等離子體作為鈍化物沉積在硅襯底上，在這些氣體中加入O2等離子體，能夠有效控制刻蝕速率與選擇性。因此，在Bosch刻蝕過程中很自然地形成了貝殼狀的刻蝕側(cè)壁。

目前深硅刻蝕設備主要由美國應用材料、泛林半導體等設備廠商控制。從國內(nèi)看，近年來在國家科技重大專項支持下，中微半導體、北方微電子等廠家研制的深硅等離子刻蝕機可以投入硅通孔刻蝕的研發(fā)及量產(chǎn)中。尤其DSE200系列刻蝕機是北方微電子公司于2012年推出的首款深硅等離子刻蝕機，該刻蝕機能實現(xiàn)高達50:1的硅高深寬比刻蝕，并同時實現(xiàn)優(yōu)良的側(cè)壁形貌控制、穩(wěn)定的均勻性、極高的刻蝕選擇比。

? ? ?3.2 PVD/CVD沉積設備

硅通孔形成后，通過等離子體增強化學氣相沉積法（PECVD）在硅孔內(nèi)表面沉積一層絕緣材料SiO2，工藝溫度低，在100～400 ℃進行沉積，是TSV孔絕緣的主流技術(shù)之一。今年來ICP-PECVD新型等離子氣相增強化學沉積設備被引入進行TSV孔絕緣層的填充，與常規(guī)PECVD不同之處在于，其射頻功率通過電感耦合至工藝腔室，配合耦合至反應室襯底的射頻源可以提高反應離子的方向性，典型的ICP-PECVD工藝腔設計下圖所示。ICP-PECVD沉積SiO2的工藝溫度低至20～100 ℃，反應離子濃度高，有助于提高對TSV孔的填充效率。

絕緣層做好后，通過物理氣相沉積法（PVD）沉積金屬擴散阻擋層和種子層，為后續(xù)的銅填充做好準備。如果填充材料為多晶硅或者鎢，則不需要種子層。

后續(xù)的電鍍銅填充要求TSV側(cè)壁和底部具有連續(xù)的阻擋層和種子層。種子層的連續(xù)性和均勻性被認為是TSV銅填充最重要的影響因素。根據(jù)硅通孔的形狀、深寬比及沉積方法不同，種子層的特點也各有不同，種子層沉積的厚度、均勻性和粘合強度是很重要的指標。

3.3 電鍍銅填充設備

很多成本模型顯示，TSV填充工藝是整個工藝流程中最昂貴的步驟之一。TSV的主要成品率損耗之一是未填滿的空洞。電鍍銅工藝作為最合適的硅通孔填充技術(shù)受到業(yè)內(nèi)的普遍關(guān)注，其關(guān)鍵技術(shù)在于TSV高深寬比（通常大于10:1）通孔的全填充電鍍技術(shù)。

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國外有諸多公司已經(jīng)成功研發(fā)該項目技術(shù)并已形成成熟產(chǎn)品，包括NEXX、TECHNIC、Semitool等公司。尤其是美國NEXX公司是先進封裝領域的專用設備供應商，其中Stratus S200（4～8英寸）、S300(8～12英寸)全自動電鍍設備已應用于全球各大封裝廠家的12英寸及以下規(guī)格的晶圓量產(chǎn)生產(chǎn)中，可用于TSV、凸點、UBM、RDL、銅互連等制程。見圖。

NEXX公司系列電鍍設備銷往全球，其中亞洲封測廠家占75%。據(jù)了解國內(nèi)封裝龍頭企業(yè)長電、富士通等的產(chǎn)線上都在使用Stratus系列設備。該系列設備采用剪切電鍍方式，具有鍍層均勻、結(jié)構(gòu)緊湊、易于擴展等優(yōu)點，為封測廠家提供了質(zhì)量穩(wěn)定、生產(chǎn)效率高、占地小的一款自動設備。

垂直剪切鍍單元作為該設備的核心部分（見圖），主要包括陽極、屏蔽件、晶圓夾具、剪切屏及驅(qū)動電機等。整體單元框架上分別布置以上各件的安裝導槽、提高鍍層均勻性的剪切屏、直流導電夾緊機構(gòu)。各個部件主體均采用氟塑料材質(zhì)板，單元整體為用螺栓、密封件將各個部件連接組合。

目前國內(nèi)研究機構(gòu)在TSV單項技術(shù)上取得一些研究結(jié)果，但是對于電鍍相關(guān)工藝設備幾乎并無廠家涉及，只有中國電子科技集團公司第二研究所在進行TSV銅填充工藝技術(shù)的研究，并有相關(guān)實驗設備交付客戶使用。

3.4 晶圓減薄設備

TSV要求晶圓減薄至50 μm甚至更薄，要使硅孔底部的銅暴露出來，為下一步的互連做準備。目前晶圓減薄可以通過機械研磨、化學機械拋光、濕法及干法化學處理等不同的加工工序來實現(xiàn)，通過它們之間有機的結(jié)合，并優(yōu)化這幾道工序的比例關(guān)系，保證晶圓既能減薄到要求的厚度，又要有足夠的強度。目前四種主要晶圓減薄方法對比見下表。

在要求＜50 μm這個厚度上，晶圓很難容忍減薄過程中的磨削對晶圓的損傷及內(nèi)在應力，其剛性也難以使晶圓保持原有的平整狀態(tài)，同時后續(xù)工藝的晶圓傳遞、搬送也遇到了很大的問題。目前業(yè)界的主流解決方案是采用一體機的思路，將晶圓的磨削、拋光、保護膜去除、劃片膜粘貼等工序集合在一臺設備內(nèi)，晶圓從磨片一直到粘貼劃片膜為止始終被吸在真空吸盤上，始終保持平整狀態(tài)，從而解決了搬送的難題。

右圖是東京精密公司的一體機PG200/300的基本配置示意圖。圖中PG部分是磨片和拋光的集成體。通過一個帶有4個真空吸盤的大圓盤回轉(zhuǎn)臺360°順時針旋轉(zhuǎn)，使晶圓在不用離開真空吸盤的情況下就可以依次送到粗磨、精磨、拋光等不同的加工工位，完成整個減薄過程。

減薄好的晶圓從PG處轉(zhuǎn)移到RM處，它是通過一個多孔陶瓷吸盤來完成。RM部分主要是完成保護膜的去除和劃片膜的粘貼。由于保護膜的剝離需要在晶圓的正面動作，所以必須將晶圓進行反轉(zhuǎn)。由于晶圓厚度很薄，翻轉(zhuǎn)難度很大。東京精密公司把傳統(tǒng)剝膜工藝的后續(xù)工藝——貼膜工藝前移，利用劃片膜粘貼到框架上所具有的平整性和張力來給晶圓提供支撐，從而解決這一問題。

3.5 晶圓鍵合設備

晶圓鍵合最初是為MEMS制造工藝而開發(fā)，主要作為晶圓級覆蓋技術(shù)?，F(xiàn)在晶圓鍵合不僅用于覆蓋MEMS晶圓，而且也用于堆疊具有不同功能的晶圓，通過TSV實現(xiàn)晶圓的3D堆疊。

目前晶圓鍵合主要有直接氧化物鍵合、陽極鍵合、粘接鍵合、基于焊料的鍵合、金屬—金屬直接鍵合、超聲鍵合、玻璃介質(zhì)鍵合等等。但是，因為CMOS器件熱預算的緣故，與TSV互連的CMOS晶圓兼容的鍵合工藝僅僅局限于直接氧化物鍵合、金屬鍵合（Cu-Cu或Cu-Sn-Cu）、粘接鍵合和這幾種方法的組合。其中Cu-Cu直接鍵合與其它鍵合方法對比有種種優(yōu)點：電阻率較低、抗EM較好、互連RC延遲減少，可以同時實現(xiàn)機械和電學的接觸界面。

不過，可靠地Cu-Cu鍵合對于大多數(shù)應用僅從高溫、高壓和長工藝時間產(chǎn)生，主要是因為它有形成自然氧化物的傾向，對器件可靠性有不利影響。現(xiàn)在，工藝溫度高是Cu-Cu直接鍵合的主要瓶頸之一，因為它給器件可靠性及制造良率產(chǎn)生負面影響。另外，高溫下對晶圓之間的對準精度也產(chǎn)生了不利影響。

基于此，領先地晶圓鍵合設備供應商奧地利EVG公司開發(fā)了光學對準、低溫Cu-Cu熱壓鍵合工藝，對準精度達到了亞微米。
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四、玻璃穿孔技術(shù)（TGV）

硅基轉(zhuǎn)接板2.5 D集成技術(shù)作為先進的系統(tǒng)集成技術(shù)，近年來得到迅猛的發(fā)展。但硅基轉(zhuǎn)接板存在兩個的主要問題：1）成本高，硅通孔（TSV）制作采用硅刻蝕工藝，隨后硅通孔需要氧化絕緣層、薄晶圓的拿持等技術(shù)；2) 電學性能差，硅材料屬于半導體材料，傳輸線在傳輸信號時，信號與襯底材料有較強的電磁耦合效應，襯底中產(chǎn)生渦流現(xiàn)象，造成信號完整度較差（插損、串擾等）。作為另一種可能的替代硅基轉(zhuǎn)接板材料，玻璃通孔（TGV）轉(zhuǎn)接板正在成為半導體企業(yè)和科研院所的研究熱點。

和TSV相對應的是，作為一種可能替代硅基轉(zhuǎn)接板的材料，玻璃通孔（TGV）三維互連技術(shù)因眾多優(yōu)勢正在成為當前的研究熱點，與硅基板相比，TGV的優(yōu)勢主要體現(xiàn)在：

1）優(yōu)良的高頻電學特性。玻璃材料是一種絕緣體材料，介電常數(shù)只有硅材料的1/3左右，損耗因子比硅材料低2-3個數(shù)量級，使得襯底損耗和寄生效應大大減小，保證了傳輸信號的完整性；

2）大尺寸超薄玻璃襯底易于獲取。Corning、Asahi以及SCHOTT等玻璃廠商可以提供超大尺寸（>2m × 2m）和超?。?50μm）的面板玻璃以及超薄柔性玻璃材料。

3）低成本。受益于大尺寸超薄面板玻璃易于獲取，以及不需要沉積絕緣層，玻璃轉(zhuǎn)接板的制作成本大約只有硅基轉(zhuǎn)接板的1/8；

4）工藝流程簡單。不需要在襯底表面及TGV內(nèi)壁沉積絕緣層，且超薄轉(zhuǎn)接板中不需要減?。?/p>

5）機械穩(wěn)定性強。即便當轉(zhuǎn)接板厚度小于100μm時，翹曲依然較??；

6）應用領域廣泛。除了在高頻領域有良好應用前景，作為一種透明材料，還可應用于光電系統(tǒng)集成領域，氣密性和耐腐蝕性優(yōu)勢使得玻璃襯底在MEMS封裝領域有巨大的潛力。

近年來，國內(nèi)外許多研究者致力于研發(fā)低成本、小尺寸、細間距、無損快速玻璃成孔技術(shù)的開發(fā)，如噴砂法、光敏玻璃、等離子體刻蝕、聚焦放電、激光燒蝕等。但是由于玻璃材料的易碎性和化學惰性，當前已有的方法都還存在許多問題，距離實際應用和大規(guī)模的量產(chǎn)，還有很長的路要走。截止目前，玻璃通孔三維互連技術(shù)發(fā)展的主要困難包括：
1）現(xiàn)有的方法雖然可以實現(xiàn)TGV，但有些方法會損傷玻璃，造成表面不光滑；有些方法的加工效率低，沒法大規(guī)模量產(chǎn)；
2）TGV的高質(zhì)量填充技術(shù)，與TSV不同，TGV孔徑相對比較大且多為通孔，電鍍時間和成本將增加；
3）與硅材料相比，由于玻璃表面平滑，與常用金屬（如Cu）的黏附性較差，容易造成玻璃襯底與金屬層之間的分層現(xiàn)象，導致金屬層卷曲，甚至脫落等現(xiàn)象。

1、 玻璃穿孔主要技術(shù)

1.1玻璃穿孔成孔技術(shù)

制約玻璃通孔技術(shù)發(fā)展的主要困難之一就是玻璃通孔成孔技術(shù)，需要滿足高速、高精度、窄節(jié)距、側(cè)壁光滑、垂直度好以及低成本等一系列要求。玻璃通孔成孔技術(shù)可以分為噴砂法、光敏玻璃法、聚焦發(fā)電法、等離子體刻蝕法、激光燒蝕法、電化學放電加工法、激光誘導刻蝕法。

　　審核編輯：湯梓紅