為什么需要高速轉(zhuǎn)換器轉(zhuǎn)FPGA串行接口

數(shù)轉(zhuǎn)換器（ADC）正經(jīng)歷從并行LVDS（低壓差分信號(hào)）和CMOS數(shù)字接口到串行接口（JESD204）的轉(zhuǎn)變。

JESD204標(biāo)準(zhǔn)

自從2006年發(fā)布以來，JESD204標(biāo)準(zhǔn)經(jīng)過兩次更新，目前版本為B版。2006年4月， JESD204最初版本發(fā)布。該版本描述了轉(zhuǎn)換器和接收器（通常是FPGA或ASIC）之間數(shù)Gb的串行數(shù)據(jù)鏈路。在最初版本中，串行數(shù)據(jù)鏈路被定義為一個(gè)或多個(gè)轉(zhuǎn)換器和接收器之間的單串行通道。

所示鏈路是轉(zhuǎn)換器和接收器之間的串行數(shù)據(jù)鏈路。幀時(shí)鐘同時(shí)路由至轉(zhuǎn)換器和接收器，并為設(shè)備間的JESD204鏈路提供時(shí)鐘。

通道數(shù)據(jù)速率定義為312.5 Mbps與3.125 Gbps之間，源阻抗與負(fù)載阻抗定義為100 Ω ±20%。差分電平定義為標(biāo)稱800 mV峰峰值、共模電平范圍從0.72 V至1.23 V。該鏈路利用8b/10b編碼，采用嵌入式時(shí)鐘，這樣便無需路由額外的時(shí)鐘線路，以及相關(guān)的高數(shù)據(jù)速率下傳輸?shù)臄?shù)據(jù)與額外的時(shí)鐘信號(hào)對(duì)齊的復(fù)雜性。

這種形式的串行數(shù)據(jù)傳輸能容忍走線之間較大的容差——就同步采樣并行LVDS和CMOS接口設(shè)計(jì)而言。此外，編碼是直流平衡的，確保采用時(shí)鐘和數(shù)據(jù)恢復(fù)（CDR）設(shè)計(jì)時(shí)極佳的轉(zhuǎn)換頻率。

JESD204A標(biāo)準(zhǔn)

2008年4月，該標(biāo)準(zhǔn)第一版發(fā)布，稱為JESD204A。此修訂版增加了支持多個(gè)轉(zhuǎn)換器下的多路對(duì)齊串行通道的能力。此版本保留了最初版所支持的通道數(shù)據(jù)速率——即從312.5 Mbps至3.125 Gbps，另外還保留了幀時(shí)鐘。

增加了對(duì)多路對(duì)齊串行通道的支持，可讓高采樣速率和高分辨率的轉(zhuǎn)換器達(dá)到3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。

通過在標(biāo)準(zhǔn)中加入這些功能，便可支持采用更高采樣速率和/或分辨率的轉(zhuǎn)換器。例如，根據(jù)JESD204，采樣時(shí)鐘為250 MHz的14位模數(shù)轉(zhuǎn)換器，在單通道下通過單鏈路傳送可能需要5.0 Gbps的輸出數(shù)據(jù)速率。

然而，修訂后的JESD204A標(biāo)準(zhǔn)已支持多路對(duì)齊串行通道，轉(zhuǎn)換器采樣數(shù)據(jù)可映射到兩條對(duì)齊串行通道上。這樣便可將單條通道的數(shù)據(jù)速率降至2.5 Gbps，低于3.125 Gbps的最高支持?jǐn)?shù)據(jù)速率。

對(duì)于模數(shù)轉(zhuǎn)換器，當(dāng)接收到信號(hào)時(shí)，若要正確重建模擬域采樣信號(hào)，則關(guān)鍵是了解采樣信號(hào)和其數(shù)字表示之間的時(shí)序關(guān)系。雖然最初的JESD204標(biāo)準(zhǔn)和修訂后的JESD204A標(biāo)準(zhǔn)在性能上都比老的接口標(biāo)準(zhǔn)要高，它們依然缺少一個(gè)關(guān)鍵因素：鏈路上串行數(shù)據(jù)的確定延遲。

該時(shí)序關(guān)系受模數(shù)轉(zhuǎn)換器的延遲影響，定義為輸入信號(hào)采樣邊沿的時(shí)刻直至模數(shù)轉(zhuǎn)換器輸出數(shù)字表示這段時(shí)間內(nèi)的時(shí)鐘周期數(shù)。JESD204及JESD204A標(biāo)準(zhǔn)中沒有定義可確定性設(shè)置模數(shù)轉(zhuǎn)換器延遲和串行數(shù)字輸出的功能。另外，轉(zhuǎn)換器的速度和分辨率也不斷提升。這些因素導(dǎo)致了該標(biāo)準(zhǔn)的第二個(gè)版本——JESD204B。

JESD204B標(biāo)準(zhǔn)

2011年7月，第二版本標(biāo)準(zhǔn)發(fā)布，稱為JESD204B，即當(dāng)前版本。修訂后的標(biāo)準(zhǔn)中，其中一個(gè)重要方面就是加入了實(shí)現(xiàn)確定延遲的條款。另外，對(duì)數(shù)據(jù)速率的支持上升到了12.5 Gbps，并描述了設(shè)備的不同速度等級(jí)。

此修訂版標(biāo)準(zhǔn)使用設(shè)備時(shí)鐘作為主要時(shí)鐘源，而不是像之前版本那樣以幀時(shí)鐘作為主時(shí)鐘源。

在JESD204標(biāo)準(zhǔn)之前的兩個(gè)版本中，沒有確保通過接口的確定延遲相關(guān)的條款。JESD204B修訂版通過提供一種機(jī)制，確保兩個(gè)上電周期之間以及鏈路重新同步期間，延遲是可重現(xiàn)和確定性的。

該機(jī)制是這樣工作的：在定義明確的時(shí)刻使用SYNC~輸入信號(hào)，同時(shí)初始化所有通道中轉(zhuǎn)換器最初的通道對(duì)齊序列。此外，接收器必須將每條通道的數(shù)據(jù)進(jìn)行緩沖，用來處理串行數(shù)據(jù)通道上的偏斜。可使用稱為Rx緩沖延遲（RBD）的可編程周期數(shù)，在明確定義的時(shí)刻將緩沖數(shù)據(jù)同時(shí)釋放。

除了確定延遲，JESD204B支持的通道數(shù)據(jù)速率上升到12.5 Gbps，并將設(shè)備劃分為三個(gè)不同的速度等級(jí)：

第一速度等級(jí)與JESD204和JESD204A標(biāo)準(zhǔn)定義的通道數(shù)據(jù)速率相同，即通道數(shù)據(jù)電氣接口最高為3.125 Gbps。如前所述，這些數(shù)據(jù)速率的差分電平為標(biāo)稱800 mV峰峰值，共模電壓電平范圍為0.72 V至1.23 V（源阻抗和負(fù)載阻抗定義為100 Ω ±20%）。

JESD204B的第二速度等級(jí)定義了通道數(shù)據(jù)速率最高為6.375 Gbps的電氣接口。該速度等級(jí)與第一速度等級(jí)相似，差分電平為標(biāo)稱800 mV峰峰值。共模電平范圍由于基于接收器給定的終端電壓而稍有不同，但總體與第一速度等級(jí)相似。源阻抗和負(fù)載阻抗相同，均定義為100 Ω ±20%。

JESD204B的第三速度等級(jí)定義了通道數(shù)據(jù)速率最高為12.5 Gbps的電氣接口。該速度等級(jí)電氣接口要求的差分電平降低至標(biāo)稱400 mV峰峰值，與較低的兩個(gè)速度等級(jí)相比較而言，它將電平值有效地降低了兩倍。共模電平范圍與第二速度等級(jí)相似，由接收器指定的終端電壓決定。源阻抗和負(fù)載阻抗同樣定義為100 Ω ±20%。

為提供更多的靈活性，JESD204B版本采用設(shè)備時(shí)鐘而非幀時(shí)鐘。在之前的JESD204和JESD204A版本中，幀時(shí)鐘是JESD204系統(tǒng)的絕對(duì)時(shí)間參照。幀時(shí)鐘和轉(zhuǎn)換器采樣時(shí)鐘通常是相同的。

這樣就沒有足夠的靈活性，而且當(dāng)要將此同樣的信號(hào)路由給多個(gè)設(shè)備并計(jì)數(shù)不同路由路徑之間的偏斜時(shí)，就會(huì)對(duì)系統(tǒng)設(shè)計(jì)產(chǎn)生不必要的復(fù)雜性。JESD204B中，采用設(shè)備時(shí)鐘作為JESD204系統(tǒng)每個(gè)元件的時(shí)間參照。每個(gè)轉(zhuǎn)換器和接收器分別接收由時(shí)鐘發(fā)生器電路產(chǎn)生的設(shè)備時(shí)鐘，該發(fā)生器電路負(fù)責(zé)從同一個(gè)源產(chǎn)生所有設(shè)備的時(shí)鐘。這讓系統(tǒng)設(shè)計(jì)更加靈活，但需為每個(gè)給定設(shè)備指定幀時(shí)鐘和設(shè)備時(shí)鐘之間的關(guān)系。

隨著轉(zhuǎn)換器速度和分辨率的提高，對(duì)于效率更高的數(shù)字接口的需求也隨之增長。JESD204串行數(shù)據(jù)接口標(biāo)準(zhǔn)的建立，是為了提供更優(yōu)秀和快速的方法，以便將數(shù)據(jù)從轉(zhuǎn)換器傳輸?shù)浇邮掌髟O(shè)備。

接口經(jīng)過兩個(gè)版本的改進(jìn)和實(shí)施，以適應(yīng)對(duì)更高速度和分辨率轉(zhuǎn)換器不斷增長的需求。每個(gè)修訂版都滿足了對(duì)于改進(jìn)其實(shí)施的要求，并允許標(biāo)準(zhǔn)演進(jìn)以適應(yīng)轉(zhuǎn)換器技術(shù)的改變及由此帶來的新需求。隨著系統(tǒng)設(shè)計(jì)越來越復(fù)雜，以及對(duì)轉(zhuǎn)換器性能要求的提高，JESD204標(biāo)準(zhǔn)有望進(jìn)一步調(diào)整和演進(jìn)，滿足新設(shè)計(jì)的需要。

就像幾年前LVDS開始取代CMOS成為轉(zhuǎn)換器數(shù)字接口技術(shù)的首選，JESD204有望在未來數(shù)年內(nèi)以類似的方式發(fā)展。雖然CMOS技術(shù)目前還在使用中，但已基本被LVDS所取代。轉(zhuǎn)換器的速度和分辨率以及對(duì)更低功耗的要求最終使得CMOS和LVDS將不再適合轉(zhuǎn)換器。隨著CMOS輸出的數(shù)據(jù)速率提高，瞬態(tài)電流也會(huì)增大，導(dǎo)致更高的功耗。雖然LVDS的電流和功耗依然相對(duì)較為平坦，但接口可支持的最高速度受到了限制。這是由于驅(qū)動(dòng)器架構(gòu)以及眾多數(shù)據(jù)線路都必須全部與某個(gè)數(shù)據(jù)時(shí)鐘同步所導(dǎo)致的。

由于JESD204標(biāo)準(zhǔn)已為轉(zhuǎn)換器供應(yīng)商和用戶所采納，它被細(xì)分并增加了新特性，提高了效率和實(shí)施的便利性。此標(biāo)準(zhǔn)即適用于模數(shù)轉(zhuǎn)換器(ADC)也適用于數(shù)模轉(zhuǎn)換器(DAC)。

由于該標(biāo)準(zhǔn)已為越來越多的轉(zhuǎn)換器供應(yīng)商、用戶以及FPGA制造商所采納，它被細(xì)分并增加了新特性，提高了效率和實(shí)施的便利性。此標(biāo)準(zhǔn)既適用于模數(shù)轉(zhuǎn)換器(ADC)也適用于數(shù)模轉(zhuǎn)換器(DAC)，更重要的是作為FPGA的通用接口（也可能用于ASIC）。

JESD204接口標(biāo)準(zhǔn)經(jīng)過兩個(gè)版本的改進(jìn)和實(shí)施，以適應(yīng)對(duì)更高速度和分辨率轉(zhuǎn)換器不斷增長的需求。每個(gè)修訂版都滿足了對(duì)于改進(jìn)其實(shí)施的要求，并允許標(biāo)準(zhǔn)演進(jìn)以適應(yīng)轉(zhuǎn)換器技術(shù)的改變及由此帶來的新需求。隨著系統(tǒng)設(shè)計(jì)越來越復(fù)雜，以及對(duì)轉(zhuǎn)換器性能要求的提高，JESD204標(biāo)準(zhǔn)有望進(jìn)一步調(diào)整和演進(jìn)，滿足新設(shè)計(jì)的需要。

為什么需要高速轉(zhuǎn)換器轉(zhuǎn)FPGA串行接口

JESD204數(shù)據(jù)轉(zhuǎn)換器串行接口標(biāo)準(zhǔn)由JEDEC委員會(huì)制定，旨在標(biāo)準(zhǔn)化并減少高速數(shù)據(jù)轉(zhuǎn)換器與FPGA（現(xiàn)場(chǎng)可編程門陣列）等其它器件之間的數(shù)據(jù)輸入/輸出數(shù)目。更少的互連可簡化布局布線，并支持實(shí)現(xiàn)更小尺寸的解決方案，同時(shí)不影響整體系統(tǒng)性能。這些特性對(duì)于克服許多高速ADC應(yīng)用的系統(tǒng)尺寸和成本限制非常重要，包括無線基礎(chǔ)設(shè)施（GSM、EDGE、W-CDMA、LTE、CDMA2000、WiMAX、TD-SCDMA）、收發(fā)器架構(gòu)、軟件定義無線電、便攜式儀器儀表、醫(yī)療超聲設(shè)備、雷達(dá)和安全通信等軍用/航空應(yīng)用。

據(jù)介紹，并行接口的物理布局限制和串行 LVDS(低壓差分信號(hào))方法的比特率限制目前給設(shè)計(jì)人員帶來了技術(shù)障礙。而高速轉(zhuǎn)換器轉(zhuǎn)FPGA串行接口，一是可簡化整體系統(tǒng)設(shè)計(jì)，具有更小/更少的布線數(shù)量，電路板走線設(shè)計(jì)更輕松。針對(duì)更小型的系統(tǒng)，客戶需要更簡單的布局設(shè)計(jì)。二是可減少引腳數(shù)，從高引腳數(shù)低速度并行接口升級(jí)到低引腳數(shù)高速度串行接口，可使發(fā)射端和接收端同時(shí)減少，也使集成嵌入式時(shí)鐘進(jìn)一步減少引腳數(shù)。三是降低系統(tǒng)成本，具有更小的IC封裝和電路板設(shè)計(jì)可降低成本。四是能輕松擴(kuò)展?jié)M足未來帶寬需要，更小的幾何尺寸、更快地速度，能更好地適應(yīng)各種標(biāo)準(zhǔn)。

ADI公司是JEDEC JESD204標(biāo)準(zhǔn)委員會(huì)的創(chuàng)始成員，可開發(fā)出了兼容的數(shù)據(jù)轉(zhuǎn)換器技術(shù)和工具，并推出了全面的產(chǎn)品路線圖，從而全力幫助客戶充分利用這一重大接口技術(shù)突破。

雙通道14位/250 MSPS ADC（ AD9250）

為了解決這一需求， ADI最近推出采用 JEDEC JESD204B 串行輸出數(shù)據(jù)接口標(biāo)準(zhǔn)的雙通道14位250 MSPS 模數(shù)轉(zhuǎn)換器 AD9250。張靖強(qiáng)調(diào)，AD9250 ADC 是市場(chǎng)上首款完全達(dá)到 JESD204B Subclass 1確定性延遲要求的250 MSPS ADC，此功能通過一個(gè)串行接口支持多個(gè)數(shù)據(jù)轉(zhuǎn)換通道精密同步。

AD9250 ADC的串行接口方案通過單通道或雙通道鏈路提供高達(dá)5 Gbps 的采樣率。使用兩個(gè)串行通道可支持250 MSPS全速雙通道模數(shù)轉(zhuǎn)換數(shù)據(jù)速率，單個(gè)通道則用于支持較低的采樣率。目前已有FPGA 供應(yīng)商。針對(duì)模擬信號(hào)鏈的這種端到端無縫連接方案可簡化 PCB 布局，加快原型開發(fā)，使產(chǎn)品更快上市。

AD9250 轉(zhuǎn)換器的 JESD204B 串行接口將每個(gè) IC 所需高速差分輸出數(shù)據(jù)路徑的數(shù)目從多達(dá)28個(gè)減至2個(gè)。每個(gè)上電周期以及經(jīng)過鏈路重新同步事件后，其 Subclass 1確定性延遲功能都是可重復(fù)的。此功能在以下應(yīng)用中很重要：分集無線電系統(tǒng)和儀器儀表、TD-SCDMA/WCDMA/LTE(尤其是2R2T >8R8T演進(jìn))等多模式數(shù)字接收機(jī)應(yīng)用、雷達(dá)/防務(wù)電子、醫(yī)療成像系統(tǒng)、電纜基礎(chǔ)設(shè)施以及通用軟件無線電。

雙通道14位250 MSPS ADC AD9250主要特性和性能還體現(xiàn)在，具有 Subclass 1確定性延遲的 JESD204B 編碼串行數(shù)字輸出 信噪比 (SNR)：70.6 dBFS(185 MHz輸入，250 MSPS) 無雜散動(dòng)態(tài)范圍 (SFDR)：88 dBc(185 MHz輸入，250 MSPS) 中頻采樣頻率最高達(dá)400 MHz 95 dB通道隔離/串?dāng)_ 低功耗和小封裝尺寸。

ADI推出的評(píng)估套件，AD9250-250EBZ (250 MSPS)、AD9250-170EBZ (170 MSPS)和AD6673-250EBZ DUT板，與輔助高速數(shù)據(jù)采集卡 HSC-ADC-EVALDZ，構(gòu)成 AD9250的完整評(píng)估系統(tǒng)，它針對(duì)信號(hào)性能進(jìn)行了優(yōu)化。采集到的數(shù)據(jù)可以利用筆記本電腦和 ADI 免費(fèi)軟件 VisualAnalog進(jìn)行分析。為了與 FPGA 開發(fā)平臺(tái)兼容，DUT 板可以使用 CVT-ADC-FMC-INTPZB FMC 內(nèi)插器連接器。

ADI 的這款產(chǎn)品為 FPGA 系統(tǒng)中的模擬信號(hào)鏈設(shè)計(jì)提供了一種新的高度集成方法。雙通道14位 ADC AD9250具備的寬帶信號(hào)處理性能，其簡化的接口為軟件定義無線電和醫(yī)療超聲領(lǐng)域的下一代 FPGA 應(yīng)用掃清了設(shè)計(jì)障礙。對(duì)于許多系統(tǒng)設(shè)計(jì)師來說，實(shí)現(xiàn)高性能模擬信號(hào)鏈所面對(duì)的 I/O 挑戰(zhàn)現(xiàn)在有了一個(gè)精巧的解決方案。

審核編輯：郭婷