Chiplet的驗(yàn)證需求有哪些變化？

Chiplet（芯粒）已經(jīng)成為設(shè)計(jì)師的戰(zhàn)略資產(chǎn)，他們將其應(yīng)用于各種應(yīng)用中。到目前為止，Chiplet的驗(yàn)證環(huán)節(jié)一直被忽視。ESD聯(lián)盟的執(zhí)行董事Robert（Bob）Smith與Breker Verification Systems的首席執(zhí)行官Dave Kelf就該話題進(jìn)行了討論。

01

Chiplet的驗(yàn)證需求有哪些變化？

對(duì)單個(gè)零部件的功能驗(yàn)證不會(huì)發(fā)生改變，但在封裝中使用Chiplet時(shí)與單個(gè)芯片不同，它對(duì)驗(yàn)證提出了新的要求。我認(rèn)為這對(duì)整個(gè)SoC驗(yàn)證過程都有著重大而戲劇性的影響！

02

您能具體談一下嗎？

Chiplet具有許多優(yōu)勢(shì)，包括極大地提高了靈活性，因?yàn)樵谝粋€(gè)封裝中，芯片可以來自不同的制造商甚至采用不同的技術(shù)。例如，英特爾的處理器可以是一個(gè)Chiplet，另一家公司的專用IP也可以是另一個(gè)Chiplet。每個(gè)Chiplet制造商都只負(fù)責(zé)制造他們自己的小芯片，因此最終封裝中可以包含來自不同代工廠制造的、具有不同功率、性能等參數(shù)的器件。

雖然Chiplet為半導(dǎo)體行業(yè)帶來了巨大飛躍，但其最主要的復(fù)雜性來自于Chiplet中各芯片之間的接口或連接。這可能會(huì)讓Chiplet的驗(yàn)證更困難。

當(dāng)單個(gè)芯片進(jìn)行封裝時(shí)，芯片的I/O需要連接到封裝的引腳，這種互連可能存在延遲的問題。通常，在片外時(shí)，對(duì)性能要求則較低。因此，芯片到引腳的互連不是一個(gè)問題。

通過連接多個(gè)Chiplet來構(gòu)建系統(tǒng)與考慮單個(gè)芯片大不相同，因?yàn)樵O(shè)計(jì)者通常所需處理的信號(hào)都只是在一個(gè)SoC內(nèi)流動(dòng)。在SoC中，設(shè)計(jì)者可能需要有高性能的片上網(wǎng)絡(luò)或結(jié)構(gòu)，考慮到設(shè)計(jì)中的復(fù)雜性和各個(gè)不同分區(qū)，他們需要這種性能。

將SoC分解為不同的Chiplet意味著信號(hào)將從一個(gè)Chiplet轉(zhuǎn)移到另一個(gè)，這很像引腳互連。但可能導(dǎo)致系統(tǒng)內(nèi)存在潛在的延遲和功率問題，因?yàn)樾盘?hào)必須從一個(gè)Chiplet傳遞到另一個(gè)Chiplet。這些連接的信號(hào)延遲是至關(guān)重要的。

在設(shè)計(jì)基于Chiplet的系統(tǒng)之前，工程師無需應(yīng)對(duì)單個(gè)Chiplet之間存在的高性能、低延遲連接的挑戰(zhàn)。

此外，從一個(gè)Chiplet到另一個(gè)Chiplet的延遲可能會(huì)導(dǎo)致定時(shí)危害，從而導(dǎo)致整個(gè)系統(tǒng)中數(shù)據(jù)一致性問題的增加。這也是需要面對(duì)的一個(gè)復(fù)雜的驗(yàn)證挑戰(zhàn)。

03

Chiplet的驗(yàn)證要怎樣變化來支持這一需求？

首先是如何處理Chiplet-to-Chiplet的接口問題。PCI Express互連標(biāo)準(zhǔn)（PCIe）是一種用于互連組件的通用標(biāo)準(zhǔn)。CXL是一種建立在PCIe之上的較新標(biāo)準(zhǔn)，專注于將處理器或計(jì)算單元與存儲(chǔ)或內(nèi)存單元進(jìn)行連接。它在PCIe的基礎(chǔ)上，還添加了一致性協(xié)議。

一致性是指確保設(shè)備中存在于不同區(qū)域的相同數(shù)據(jù)保持一致。一個(gè)很好的例子就是多個(gè)內(nèi)存級(jí)別之間的經(jīng)典緩存一致性問題，如位于處理器旁邊的高速緩存、多個(gè)處理器之間共享的低速內(nèi)存以及片外存儲(chǔ)。這三個(gè)級(jí)別的緩存在各自的地址位置中必須具有相同的數(shù)據(jù)。當(dāng)執(zhí)行存儲(chǔ)系統(tǒng)時(shí)，數(shù)據(jù)頁在各存儲(chǔ)器級(jí)別之間進(jìn)行交換。在不同內(nèi)存級(jí)別定義不同數(shù)據(jù)，可能會(huì)丟失一致性。再加上位于同一總線上的多個(gè)處理器，都對(duì)這些存儲(chǔ)器進(jìn)行讀取和寫入，其他I/O組件或?qū)ｉT的IP塊也需對(duì)存儲(chǔ)器進(jìn)行讀取或?qū)懭?，有時(shí)它們還會(huì)繞過處理器。

隨著系統(tǒng)變得越來越復(fù)雜，出現(xiàn)一致性問題的幾率也越來越大。在復(fù)雜的SoC中保持一致性是一個(gè)大問題，目前它通過處理器和結(jié)構(gòu)使用各種協(xié)議來進(jìn)行處理，例如Arm的ACE協(xié)議。

再來看一下Chiplet和Chiplet之間的接口延遲問題。處理這些接口涉及的額外延遲導(dǎo)致的一致性問題，讓原本的問題更復(fù)雜，原本的設(shè)備之間就已經(jīng)存在違反一致性的問題。

一種名為UCIe的新標(biāo)準(zhǔn)已經(jīng)出現(xiàn)，可以幫助解決這一問題。研究Chiplet的公司也正參與開發(fā)該標(biāo)準(zhǔn)，在CXL和PCIe的基礎(chǔ)上，添加更多協(xié)議，以實(shí)現(xiàn)這些需保持一致性、低延遲、高性能的接口。UCIe將是處理低延遲和高性能問題的重要標(biāo)準(zhǔn)，同時(shí)它也可確保同一封裝中多個(gè)Chiplet的一致性。

那么，如何驗(yàn)證這些多Chiplet系統(tǒng)之間的一致性呢？業(yè)界已經(jīng)開發(fā)了一系列一致性測(cè)試協(xié)議，以一種旨在梳理一致性問題的方式來鍛煉系統(tǒng)。同時(shí)也圍繞SoC構(gòu)建了一個(gè)測(cè)試系統(tǒng)，該系統(tǒng)在整個(gè)芯片上進(jìn)行讀取和寫入，充分發(fā)揮了一致性。這些公共協(xié)議的一個(gè)典型例子就是Dekker算法，它為存儲(chǔ)器子系統(tǒng)和結(jié)構(gòu)的各個(gè)區(qū)域提供了在特定范圍內(nèi)的不同讀取和寫入。

除了這些公共算法外，還需要針對(duì)多Chiplet系統(tǒng)中的Chiplet和數(shù)據(jù)流開發(fā)特定方法。新的專有算法已經(jīng)在開發(fā)中，它將被用來執(zhí)行適用于多Chiplet系統(tǒng)的負(fù)載存儲(chǔ)運(yùn)行測(cè)試。

與進(jìn)行常規(guī)功能驗(yàn)證的驗(yàn)證平臺(tái)不同，多Chiplet系統(tǒng)需要專用驗(yàn)證平臺(tái)來測(cè)試其中的“管道”，以確保系統(tǒng)周圍不存在數(shù)據(jù)風(fēng)險(xiǎn)或不一致性。

04

看起來Chiplet驗(yàn)證范圍比傳統(tǒng)功能驗(yàn)證更廣泛

這是肯定的。測(cè)試系統(tǒng)基礎(chǔ)架構(gòu)變得非常重要。以性能和功率測(cè)試為例，我們?cè)赟oC級(jí)別看到了這種需求，性能問題可能會(huì)導(dǎo)致棘手的bug，而對(duì)于基于Chiplet的系統(tǒng)來說，這更具挑戰(zhàn)性。同時(shí)運(yùn)行多個(gè)測(cè)試以驗(yàn)證整個(gè)系統(tǒng)性能的機(jī)制是必須的。

再來看一下三維覆蓋的概念。維度一是一個(gè)區(qū)域在一瞬間的規(guī)則組合覆蓋或功能驗(yàn)證。覆蓋檢查特定部件的范圍也已被同時(shí)覆蓋。維度二將是順序覆蓋，其中時(shí)間上的組合覆蓋元素序列被確認(rèn)為被正確覆蓋。第三個(gè)維度是并發(fā)覆蓋，以確保這些序列中的幾個(gè)序列可以在設(shè)備上同時(shí)并發(fā)操作。

為了測(cè)試一個(gè)復(fù)雜系統(tǒng)，特別包含多個(gè)具有快速和慢速接口的Chiplet，驗(yàn)證工程師需要在整個(gè)系統(tǒng)上同時(shí)運(yùn)行許多操作。該設(shè)計(jì)可能有一個(gè)處理器通過一個(gè)接口與內(nèi)存通信，運(yùn)行一組測(cè)試，同時(shí)第二個(gè)處理器還與I/O進(jìn)行通信。第三個(gè)測(cè)試可能是另一個(gè)I/O對(duì)Chiplet上的其他地方的另一個(gè)存儲(chǔ)器執(zhí)行直接存儲(chǔ)器訪問功能。

所有這些數(shù)據(jù)都在同一組接口中流動(dòng)，因此并行測(cè)試可以解決這些接口中的性能和潛在的電源問題。它會(huì)發(fā)現(xiàn)系統(tǒng)中的瓶頸，例如，當(dāng)多個(gè)操作正在運(yùn)行時(shí)，有一個(gè)接口可能已被過度使用。這一點(diǎn)很難被發(fā)現(xiàn)，除非在軟件模擬器或硬件模擬器上運(yùn)行完整的并發(fā)執(zhí)行視圖。

05

并發(fā)是一個(gè)主要因素。Chiplet的驗(yàn)證工具還需要具備什么功能？

還有就是一些核查項(xiàng)目，但它們也不屬于傳統(tǒng)意義上核查進(jìn)程的一部分。例如，安全測(cè)試已成為許多系統(tǒng)的必要測(cè)試項(xiàng)目，以確保設(shè)備不會(huì)被惡意入侵。某些設(shè)備的安全測(cè)試也很重要。很長(zhǎng)一段時(shí)間以來，行業(yè)在早期就討論了軟硬件測(cè)試的重要性，現(xiàn)在這也成為這些新系統(tǒng)的強(qiáng)制性要求。

例如，有兩個(gè)不同來源的Chiplet。一個(gè)Chiplet會(huì)使用敏感數(shù)據(jù)，安全性在其整個(gè)開發(fā)過程中都顯得非常重要。假設(shè)第二個(gè)Chiplet可以對(duì)第一個(gè)Chiplet進(jìn)行讀寫，并且訪問安全區(qū)域的協(xié)議尚未被完全驗(yàn)證。那在Chiplet的新世界里，第二個(gè)Chiplet有可能會(huì)被用來為另一塊安全功能Chiplet增添漏洞。這聽起來有些異想天開，但國防領(lǐng)域已經(jīng)就預(yù)防該問題進(jìn)行了數(shù)百萬美元的投資。

06

你認(rèn)為這會(huì)是一個(gè)新領(lǐng)域嗎？

肯定是的。功能缺陷通常是在功能塊級(jí)別才被發(fā)現(xiàn)，但性能和瓶頸問題通常仍然是系統(tǒng)級(jí)別的問題。它們不是一類bug，是基礎(chǔ)架構(gòu)錯(cuò)誤。

基礎(chǔ)架構(gòu)驗(yàn)證是一個(gè)新類別，它屬于SoC驗(yàn)證，我們?cè)谖覀兒献鞯墓局幸呀?jīng)看到了更多。我們討論過的無法在功能塊級(jí)別進(jìn)行測(cè)試的系統(tǒng)級(jí)錯(cuò)誤正變得越來越普遍。Chiplet與其使用的UCIe接口使這種情況變得更糟。

07

對(duì)于Chiplet，我們需要新的驗(yàn)證標(biāo)準(zhǔn)嗎，如UVM或便攜激勵(lì)（Portable Stimulus）？

我認(rèn)為不需要。Accellera的便攜刺激標(biāo)準(zhǔn)（PSS）在系統(tǒng)層面就處理了這些需求。它允許定義一個(gè)圖形模型，該模型描述了系統(tǒng)中的交互及其應(yīng)用場(chǎng)景，可用于生成并發(fā)測(cè)試。UVM在功能塊級(jí)別表現(xiàn)很好，但很難擴(kuò)展到系統(tǒng)級(jí)別。PSS也能處理系統(tǒng)級(jí)別的必要重用，從而能夠?yàn)樵S多場(chǎng)景創(chuàng)建可配置的SystemVIP。

08

你是否看到有很多公司已經(jīng)開始采用Chiplet設(shè)計(jì)？

是的。生產(chǎn)各類半導(dǎo)體系統(tǒng)的公司，尤其是處理器公司，都對(duì)Chiplet很感興趣。大多數(shù)重要的半導(dǎo)體公司都已經(jīng)加入了UCIe標(biāo)準(zhǔn)聯(lián)盟。他們都認(rèn)為Chiplet將是未來半導(dǎo)體行業(yè)發(fā)展的關(guān)鍵。

09

Chiplet適用于所有的市場(chǎng)和應(yīng)用嗎？

我認(rèn)為是的，盡管有些領(lǐng)域會(huì)需要更長(zhǎng)時(shí)間才能使用Chiplet。半導(dǎo)體應(yīng)用最多的市場(chǎng)將首先受益，包括服務(wù)器市場(chǎng)和所有的通信和移動(dòng)電話基站、大型汽車芯片以及人工智能芯片。Chiplet的應(yīng)用領(lǐng)域是沒有限制的。

審核編輯：劉清