針對物理設(shè)計難點進行分析及提出解決方案

1、前言

集成電路具有體積小，重量輕，引出線和焊接點少，壽命長，可靠性高，性能好等優(yōu)點，同時成本低，便于大規(guī)模生產(chǎn)。它不僅在工、民用電子設(shè)備如收錄機、電視機、計算機等方面得到廣泛的應(yīng)用，同時在軍事、通訊、遙控等方面也得到廣泛的應(yīng)用。

但隨著半導(dǎo)體工藝的不斷發(fā)展和通信技術(shù)的不斷提高，以超大規(guī)模、高集成度和復(fù)雜性為特征的通信集成電路芯片物理設(shè)計，相比于普通的消費類產(chǎn)品芯片（如LED芯片，F(xiàn)LASH芯片等），在超深亞微米工藝下面臨著更為嚴峻的挑戰(zhàn)：一、工藝特征尺寸的不斷縮小、電源電壓的不斷降低、電源噪聲對芯片性能的影響日益凸顯，已成為超大規(guī)模通信集成電路物理設(shè)計中一個不可忽視的問題；二、高速通信集成電路芯片的時序?qū)τ?a href="http://ttokpm.com/v/tag/207/" target="_blank">芯片制造過程中產(chǎn)生的偏差越來越敏感，精確的電路模型及準確的時序分析方法成為制約通信集成電路芯片能否實現(xiàn)快速時序收斂的關(guān)鍵；三、通信集成電路芯片通常需要支持各種高速接口電路的應(yīng)用，從而造就了獨特的時鐘樹拓撲結(jié)構(gòu)——網(wǎng)狀時鐘樹，而通信芯片固有的超大規(guī)模的特性更加重了這種復(fù)雜高速時鐘樹優(yōu)化的難度；四、隨著數(shù)據(jù)傳輸速度和容量的不斷提高、信道噪聲對信號質(zhì)量的影響越來越大，高速串并/并串轉(zhuǎn)換器（HighSpeedSerdes，HSS）的抗噪性、傳輸信道數(shù)量及其建模仿真的精確度成為影響通信系統(tǒng)設(shè)計的重要因素。IBM針對這些通信芯片的物理設(shè)計難點，較為詳細地介紹了相應(yīng)的解決方案。

2、物理設(shè)計難點分析及解決方案

微電子技術(shù)發(fā)展的基本特征就是遵循摩爾定律。器件特征尺寸不斷地縮小，但在尺寸縮小的同時，要保證芯片的高性能/價格比，低成本，可靠性高。針對該物理設(shè)計難點，IBM提出了相應(yīng)的解決方案，具體介紹如下。

2.1 電源噪聲分析

任何電源及輸電線都存在內(nèi)阻，正是這些內(nèi)阻引起電源的噪聲干擾。如果沒有內(nèi)阻存在，無論何種噪聲都會被電源短路吸收，在線路中不會建立起任何干擾電源。當芯片上的信號開始跳變時，如由0到1，電源網(wǎng)絡(luò)的階躍響應(yīng)會如圖1所示。最低電壓值由芯片上的靜態(tài)電容值與翻轉(zhuǎn)電容值的比例決定，跳變后的諧振則為典型的LC諧振，靜態(tài)電壓降則是平均功率的體現(xiàn)，由網(wǎng)絡(luò)中的寄生電阻導(dǎo)致。穩(wěn)態(tài)的交流響應(yīng)與工作頻率相關(guān)，其波動的電壓值隨著工作頻率的增加而減小.

由于大規(guī)模通信集成電路芯片通常帶有各種復(fù)雜的高速接口，并在整個產(chǎn)品的工作過程中要求有很高的可靠性，因此芯片的電源設(shè)計起著極其關(guān)鍵的作用。為保證芯片的電源完整性，在芯片的設(shè)計流程中必須對IO的同步開關(guān)噪聲SSN（SimultaneousSwitchNoise）、芯片上的動態(tài)電源噪聲、靜態(tài)壓降、ESD（Electro-StaticDischarge）靜電保護以及電遷移EM（ElectroMigration）進行有效的檢查和簽收。

在進行超大規(guī)模集成電路的設(shè)計過程中，IBM有一套完整的流程對電源噪聲進行分析（如圖1所示），能夠在芯片的布局階段盡早發(fā)現(xiàn)和解決芯片布局與電源設(shè)計上存在的問題，以減少設(shè)計反復(fù)的時間。電源噪聲檢查在芯片設(shè)計過程中是一個重要的簽收環(huán)節(jié)，完整的設(shè)計和分析流程保證了IBM能夠提供高質(zhì)量的專用集成電路芯片。

圖1 電源噪聲分析流程

IBM的電源噪聲分析流程貫穿了整個芯片設(shè)計過程，包含了兩個噪聲評審會議和一系列分析工具。在芯片布局之前，噪聲分析小組會和項目的物理設(shè)計工程師一起召開PINT(Post-IDRNoiseTeamReview)會議，對芯片的設(shè)計規(guī)格進行審查，找出設(shè)計中可能存在的風(fēng)險，提出在布局時需注意的事項，讓物理設(shè)計工程師在布局前對整個芯片的電源噪聲情況有所了解，避免由于電源噪聲無法滿足而反復(fù)修改布局，造成不必要的浪費。在芯片布局階段，負責(zé)電源噪聲分析的工程師緊跟芯片布局的變化，充分利用IBM的GPM（GenericPackageModel）和ALSIM（AustinLinearSimulator）系列工具及時評估芯片的電源噪聲。

GPM是一個可以快速分析IO同步開關(guān)噪聲的建模和分析工具。GPM針對芯片中包含IO的局部區(qū)域建立HSPICE模型，其中包含通用的封裝RLC模型，芯片上的電源分配網(wǎng)絡(luò)，IO驅(qū)動器模型和模擬一般邏輯電路翻轉(zhuǎn)的等效模型。GPM的分析流程可以簡單總結(jié)為以下幾個步驟：一、使用AutoGPM在芯片上自動找到IO最密集的區(qū)域，然后生成Hspice的網(wǎng)表；二、在網(wǎng)表中填入仿真所需要的參數(shù)；三、分析仿真結(jié)果，可調(diào)整電容數(shù)量來滿足動態(tài)壓降的要求。由于GPM分析不需要成熟的芯片布局，建模和仿真速度快，因此可以盡早分析IO對電源噪聲的影響，為芯片的IO布局提供快速的參考，評估IO所需的電源濾波方案，避免在設(shè)計中形成電源噪聲的熱點。一旦芯片布局確定，GPM模型可以代表實際芯片的IO翻轉(zhuǎn)情況，該模型可以交付客戶，讓客戶聯(lián)合系統(tǒng)的板級模型進行芯片、封裝和PCB的信號完整性分析和時序分析。分析的結(jié)果可以幫助客戶在芯片設(shè)計早期評估系統(tǒng)的性能，同步地進行PCB的設(shè)計，確定更加合理的芯片時序約束。

ALSIM_TA（TransientAnalysis）是一個高效的全芯片動態(tài)電源噪聲仿真分析工具。相對于GPM側(cè)重于對整個芯片進行局部仿真，ALSIM_TA更著重于分析芯片的全局噪聲情況，其主要工作在兩種模式下，F(xiàn)loorplan（可以在設(shè)計的早期來運行，為設(shè)計的布局提供指導(dǎo)，有效地減少Iteration） 和FinalAnalysis（當設(shè)計已基本成型時，基于規(guī)劃好的電源網(wǎng)絡(luò)，封裝的寄生參數(shù)，準確的電流波形和頻率信息，這時ALSIM_TA就可以進行更為精確的噪聲分析。）分析流程可以簡單歸納為以下幾個步驟：一、建立電流模型；二、建立電源網(wǎng)絡(luò)分布模型并簡化；三、將各模型和封裝參數(shù)結(jié)合，進行暫態(tài)仿真分析。仿真過程中使用了芯片的封裝模型，片上電源網(wǎng)絡(luò)模型和代表各種邏輯電路翻轉(zhuǎn)的電流波形。通過ALSIM_TA仿真可以得到整個芯片電源噪聲峰峰值，動態(tài)壓降等信息在芯片上的分布情況，并以二維圖形直觀地顯示（如圖2所示）。ALSIM_TA的結(jié)果可以直觀地評估芯片的布局和電源濾波方案對電源噪聲的影響。

圖2 ALSIM_TA仿真結(jié)果

根據(jù)早期的ALSIM_TA和GPM分析結(jié)果，物理設(shè)計工程師可以盡早優(yōu)化芯片布局，通過增加噪聲源和噪聲敏感的器件之間的距離，增加片上去耦電容等方式獲得較好的噪聲性能。

: