FPGA通信小白成長之路

有些時候在寫完代碼之后呢，Vivado時序報紅，Timing一欄有很多時序問題。

在FPGA編碼中，經(jīng)常會遇到一些信號、模塊等被綜合工具優(yōu)化，而有些信號恰恰是我們需要的，或者需要觀測....

在使用JTAG仿真器在vivado環(huán)境下抓信號時，報如下錯誤:

Vivado中對工程進行綜合時，會彈出如下對話框

然后呢，各個軟件開始抓包，抓取問題數(shù)據(jù)進行分析，如果是FPGA的話可能需要重新抓取數(shù)據(jù)，而編譯時間又....

某項目在完成算法模型的modelsim仿真之后，開始硬件上板調試。

有一天使用Vivado調用questasim(modelsim估計也一樣)，仿真報錯

在vivado中的Settimg中，Target language可以選擇verilog，也可以選擇....

基于載波相位變化進行調制，幅度和頻率不變，相位只有本相位和反轉180°兩種，星座圖為相互對稱的兩個點....

我在知乎看到了多bit信號跨時鐘的問題，于是整理了一下自己對于跨時鐘域信號的處理方法。