10進制計數(shù)器設(shè)計方案匯總（六款電路設(shè)計原理及程序分享）

計數(shù)器是一種能夠記錄脈沖數(shù)目的裝置，是數(shù)字電路中最常用的邏輯部件。計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能。計數(shù)器由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成。計數(shù)器在數(shù)字系統(tǒng)中應(yīng)用廣泛，如在電子計算機的控制器中對指令地址進行計數(shù)。本文為大家?guī)砹N10進制計數(shù)器設(shè)計方案。

10進制計數(shù)器設(shè)計方案一：JK觸發(fā)器實現(xiàn)的同步十進制加法計數(shù)器

同步十進制加法計數(shù)器邏輯圖

在上圖所示的同步十進制加法計數(shù)器中：

將這些關(guān)系代入各JK觸發(fā)器的特性方程，則得計數(shù)器的狀態(tài)方程為：

設(shè)計數(shù)器初始狀態(tài)為0000，第1個計數(shù)脈沖來到后，

即計數(shù)器的狀態(tài)為0001?？梢运愕?，第2個計數(shù)脈沖來到后，其狀態(tài)為0010。以下類推，可以得到如表Z1503所示的狀態(tài)表。但需注意，在第9個脈沖來到后，亦即計數(shù)器處于1001態(tài)時，的低電平封住了F2的置1端，Ｑ1的高電平又使K4＝1，故第十個計數(shù)脈沖來到后，F(xiàn)2、F3狀態(tài)不變，F(xiàn)1、F4同時置0，計數(shù)器跳過多余的6個狀態(tài)，完成一次十進制計數(shù)循環(huán)。結(jié)合計數(shù)脈沖的觸發(fā)方式，可以斷定該計數(shù)器是同步十進制加法計數(shù)器。

同步十進制加法計數(shù)器狀態(tài)表

10進制計數(shù)器設(shè)計方案二：CD54HC160異步復位的BCD同步十進制計數(shù)器

CD54HC160是具有異步復位的BCD同步十進制計數(shù)器。其引腳圖如圖2-30所示。其中，CLR為計數(shù)器復位端，CLR=0時，QDQCQBQA=0000；LOAD是計數(shù)器的預(yù)置端，DCBA是預(yù)置數(shù)據(jù)輸入端。當LOAD=0時，在CLK的上升沿作用下，QDQCQBQA=DCBA；ENP和ENT是計數(shù)器的功能控制端，ENP和ENT均為高電平時計數(shù)器才能計數(shù)，它們中有任何一個為低電平時，計數(shù)器的裝備不會發(fā)生變化，而是處于保持狀態(tài)。RCO是計數(shù)器的進位輸出，RCO=ENT× QDQA。

CD54HC160引腳圖

步驟

1.根據(jù)十進制計數(shù)器的原理和特點，利用VHDL語言的基本描述語句編寫出十進制計數(shù)器的VHDL語言程序。

2.對所設(shè)計的十進制計數(shù)器的VHDL程序進行編譯，然后利用波形編輯器對其進行仿真，初步驗證程序設(shè)計的正確性。

3.利用開發(fā)工具軟件，選擇所用可編程邏輯器件，并對十進制計數(shù)器進行管腳配置。

4.通過下載電纜將編譯后的*.sof文件下載到目標器件之中，并利用實驗開發(fā)裝置對其進行硬件驗證。

程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CD54HC160 IS

PORT（

CLK，D，C，B，A， CLR， LOAD，ENP，ENT： IN STD_LOGIC;

QD，QC，QB，QA，RCO： BUFFER STD_LOGIC）;

END CD54HC160;

ARCHITECTURE behave OF CD54HC160 IS

SIGNAL EN： STD_LOGIC_VECTOR（1 DOWNTO 0）;

SIGNAL D_SIGNAL： STD_LOGIC_VECTOR（3 DOWNTO 0）;

SIGNAL Q_SIGNAL： STD_LOGIC_VECTOR（3 DOWNTO 0）;

BEGIN

PROCESS（LOAD，D，C，B，A，CLK，CLR， ENP，ENT）

BEGIN

EN<=（ENP&ENT）;

D_SIGNAL<=（D&C&B&A）;

IF （CLR=‘0’） THEN

Q_SIGNAL<=（OTHERS=>‘0’）;

ELSE IF CLK‘EVENT AND CLK=’1‘ THEN

IF （LOAD=’0‘） THEN Q_SIGNAL<=D_SIGNAL;

ELSIF （EN=“11”） THEN

IF Q_SIGNAL<“1001” THEN

Q_SIGNAL<=Q_SIGNAL+1;

ELSE

Q_SIGNAL<=（OTHERS=>’0‘）;

END IF;

ELSE

Q_SIGNAL<=Q_SIGNAL;

END IF;

END IF;

END IF;

QD<=Q_SIGNAL（3）;

QC<=Q_SIGNAL（2）;

QB<=Q_SIGNAL（1）;

QA<=Q_SIGNAL（0）;

RCO<=ENT AND QD AND QA;

END PROCESS;

END behave;

10進制計數(shù)器設(shè)計方案三：74LS161的六位十進制計數(shù)器設(shè)計

　　仿真電路（如上圖）脈沖信號首先進入74LS161的CLK端，其QA~QD端接入74LS47A~D后B端和D端接邏輯與非門，當74LS161計數(shù)到1010使該芯片進位，并產(chǎn)生一個脈沖，到下一個74LS161的CLK端如此循環(huán)完成0-999999的計數(shù)功能。用開關(guān)控制鎖存完成鎖存功能，其中CLK為數(shù)據(jù)輸入端，QA~QD為數(shù)據(jù)輸出端可以用來驅(qū)動74LS47芯片完成正常譯碼。開關(guān)控制CLK和CLR，當CLK和CLR為高電平時，OA---OG為正常邏輯狀態(tài)，可以用來驅(qū)動顯示器使其完成0—9的正常顯示，當CL為低電平時，即不驅(qū)動顯示器，但內(nèi)部的邏輯操作不受影響。CET和CEP為鎖存允許端。