加法器電路設計方案匯總(八款模擬電路設計原理詳解) - 全文

加法器是產(chǎn)生數(shù)的和的裝置。加數(shù)和被加數(shù)為輸入，和數(shù)與進位為輸出的裝置為半加器。若加數(shù)、被加數(shù)與低位的進位數(shù)為輸入，而和數(shù)與進位為輸出則為全加器。常用作計算機算術邏輯部件，執(zhí)行邏輯操作、移位與指令調(diào)用。在電子學中，加法器是一種數(shù)位電路，其可進行數(shù)字的加法計算。

加法器電路設計方案一:BCD加法器的設計

BCD加法器的設計， 目的是根據(jù)彩燈亮滅的方式，來顯示兩個BCD碼相加之和。

本設計要求考慮高位溢出，無高位溢出時，求和結(jié)果用8個LED燈顯示，亮的為1，滅的為0，讀出BCD碼轉(zhuǎn)化為十進制，即為結(jié)果；若有高位溢出時，第9個燈亮，所得結(jié)果已超過兩位，通過9個燈結(jié)合讀出結(jié)果。

硬件接線圖

程序流程圖

程序設計

加法器電路設計方案二:8位級聯(lián)加法器的設計

8位級聯(lián)加法器的設計程序

8位級聯(lián)加法器RTL圖

加法器電路設計方案三：八位并行加法器設計

它的結(jié)構(gòu)為用加法運算符描述，由EDA軟件綜合，其優(yōu)點是運算速度快。

程序

8位并行加法器RTL圖

加法器電路設計方案四：八位超前進位加法器設計

程序

八位超前進位加法器RTL圖

加法器電路設計方案五：四位串行進位加法器設計

根據(jù)四位串行進位加法器的邏輯關系，用S-Edit完成串行進位加法器的電路圖以及模塊符號圖的設計，如圖1和圖2所示。

圖1 四位串行進位加法器電路圖

圖2?四位串行進位加法器模塊符號圖

加載SPICE文件

完成四位串行進位加法器的設計，提取設計電路的SPICE 文件，并對SPICE 文件進行文件加載設定，以完成整個電路的仿真。加載包含文件如下圖所示。

加載SPICE文件圖

仿真

完成加載設定后，對設計電路進行仿真，其仿真結(jié)果如圖3、圖4 所示，圖3為輸入信號A 設定的電平波形，從上到下依次為A0、Al、A2、示。A3。圖4為輸入信號B 設定的波形圖，從上到下依次為B0、B1、B2、B3。

圖3 輸入信號A波形圖

圖4 輸入信號B波形圖

通過對輸入信號A、B的設定，通過四位串行進位加法器電路的仿真運算，其仿真結(jié)果如圖5所示。該圖從上至下的信號端依次為SO、S1、S2、S3、COUT.

圖5 四位加法器電路仿真波形圖

通過上述波形圖可知，當t=0-50ns 時，A3A2A1A0=0011，B3B2B1B0=1101，輸出和S3S2S1S0=0000，輸出進位COUT=1;當t=50-100ns 時，A3A2A1A0=1110，B3B2B1B0=0111，輸出和S3S2S1S0=0101，輸出進位COUT=1;當t=100-150ns時，A3A2A1A0=1100，B3B2B1B0=1010，輸出和S3S2S1S0=0110，輸出進位時，輸出和COUT=1;當t=150-200ns，A3A2A1A0=1010，B3B2B1B0=0101，S3S2S1S0=111，輸出進位COUT=0。通過對仿真波形圖的分析，可以看出該仿真結(jié)果存在0-10ns 的延時，除此之外均符合四位串行進位加法器的邏輯功能。

加法器電路設計方案六：反相加法器的電路設計1

下圖是由運算放大器構(gòu)成的反相加法器的電路圖

uo=-［ui1*RF/R1+ui2*RF/R2］

加法器電路設計方案七：反相加法器的電路設計2

下圖為一個反相加法器電路

由圖可知

加法器電路設計方案八：同相加法器電路設計

下圖為同相加法器電路

從圖中可知同向放大器的真正輸入信號是外接信號與反饋信號VΣ相串聯(lián)的，因此可得出