什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？

a) 什么是Setup 和Holdup時(shí)間？
　　 建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。
　　
　　b) 什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？
　　 信號(hào)在FPGA器件內(nèi)部通過連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說明該電路存在"冒險(xiǎn)"。用D觸發(fā)器，格雷碼計(jì)數(shù)器，同步電路等優(yōu)秀的設(shè)計(jì)方案可以消除。
　　
　　c) 請(qǐng)畫出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？
　　 就是把D觸發(fā)器的輸出端加非門接到D端。
　　d) 什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？
　　 將幾個(gè)OC門結(jié)構(gòu)與非門輸出并聯(lián)，當(dāng)每個(gè)OC門輸出為高電平時(shí)，總輸出才為高，這種連接方式稱為線與。
　　
　　e) 什么是同步邏輯和異步邏輯？
　　 整個(gè)設(shè)計(jì)中只有一個(gè)全局時(shí)鐘成為同步邏輯。
　　 多時(shí)鐘系統(tǒng)邏輯設(shè)計(jì)成為異步邏輯。
　　
　　f) 請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。
　　 是不是結(jié)構(gòu)圖？
　　g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？
　　 TTL,cmos，不能直連
　　 LVDS:LVDS（Low Voltage Differential Signal）即低電壓差分信號(hào)，LVDS接口又稱RS644總線接口，是20世紀(jì)90年代才出現(xiàn)的一種數(shù)據(jù)傳輸和接口技術(shù)。
　　 ECL：（EmitterCoupled Logic)即射極耦合邏輯，是帶有射隨輸出結(jié)構(gòu)的典型輸入輸出接口電路
　　 CML: CML電平是所有高速數(shù)據(jù)接口中最簡(jiǎn)單的一種。其輸入和輸出是匹配好的，減少了外圍器件，適合于更高頻段工作。