嵌入式存儲(chǔ)器設(shè)計(jì)方法 - 嵌入式存儲(chǔ)器的設(shè)計(jì)方法和策略

　　嵌入式存儲(chǔ)器設(shè)計(jì)方法

　　要制定出每個(gè)設(shè)計(jì)人員都必須遵循的設(shè)計(jì)指南，首先要開(kāi)發(fā)出一套設(shè)計(jì)標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)包括最優(yōu)門比率、扇出數(shù)目、最大晶體管寬度以及預(yù)布線阻抗和電容的經(jīng)驗(yàn)法則。在高密度、高速存儲(chǔ)器的設(shè)計(jì)過(guò)程中，要采用先進(jìn)的電路技術(shù)、抗串?dāng)_技術(shù)及噪聲容限設(shè)計(jì)標(biāo)準(zhǔn)。串?dāng)_標(biāo)準(zhǔn)規(guī)定了鄰近信號(hào)的布線規(guī)則，其它噪聲容限標(biāo)準(zhǔn)則規(guī)定靜態(tài)噪聲容限和鎖存電路的可寫性規(guī)則。

　　芯片的多種宏設(shè)計(jì)要求與電路標(biāo)準(zhǔn)保持一致。時(shí)鐘發(fā)生器和寄存器的標(biāo)準(zhǔn)尤為重要，它們是整個(gè)CPU輸入設(shè)置和保持時(shí)間維持一致的前提。為了使時(shí)鐘偏差最小，設(shè)計(jì)人員需要密切控制占空比和扇出數(shù)目以及所有時(shí)鐘發(fā)生器的上升和下降時(shí)間。

　　另外，我們采用可測(cè)性設(shè)計(jì)（DFT）方法，如掃描和全頻內(nèi)建自檢（BIST）方法來(lái)設(shè)計(jì)每個(gè)存儲(chǔ)器。毫無(wú)無(wú)疑，BIST技術(shù)比采用測(cè)試儀器測(cè)試要復(fù)雜得多，后者要將嵌入式存儲(chǔ)器的I/O信號(hào)復(fù)用到測(cè)試總線上，并通過(guò)布線連接到芯片的I/O端口以便測(cè)試儀器進(jìn)行測(cè)試。但是，BIST方法的優(yōu)點(diǎn)在于與測(cè)試儀器無(wú)關(guān)，并可全頻測(cè)試存儲(chǔ)器。利用BIST復(fù)雜的測(cè)試功能，可以用標(biāo)記將故障與特定的例程或一個(gè)實(shí)際的I/O或一個(gè)存儲(chǔ)單元隔離。該特性可實(shí)現(xiàn)冗余處理和詳細(xì)的故障分析。BIST還具備測(cè)試存儲(chǔ)器功能和確定宏或存儲(chǔ)器最大工作頻率的能力，但通常無(wú)法計(jì)算宏的存取時(shí)間。

　　DFT方法雖然增加不到2%的開(kāi)銷，但對(duì)存儲(chǔ)器的驗(yàn)證來(lái)說(shuō)，其作用非常重要。采用這些技術(shù)及定制嵌入式ATE（自動(dòng)測(cè)試設(shè)備）電路，我們已經(jīng)制作了一些測(cè)試芯片來(lái)驗(yàn)證存儲(chǔ)器設(shè)計(jì)過(guò)程中采用的復(fù)雜設(shè)計(jì)技術(shù)（圖2）。

　　圖2 驗(yàn)證存儲(chǔ)器設(shè)計(jì)

　　現(xiàn)在，要驅(qū)動(dòng)500MHz的外部I/O引腳很不實(shí)際，我們?cè)O(shè)計(jì)了專用嵌入式ATE電路來(lái)俘獲并評(píng)估嵌入式宏的實(shí)際存取時(shí)間。通過(guò)建立片上測(cè)試器，可確保采用低成本的數(shù)字測(cè)試器來(lái)驅(qū)動(dòng)及評(píng)測(cè)芯片。

　　時(shí)序和功能驗(yàn)證

　　對(duì)高性能半導(dǎo)體芯片，精確的時(shí)序模型至關(guān)重要。為了提取嵌入式存儲(chǔ)器中關(guān)鍵路徑的特征并進(jìn)行仿真，要采用了Avant！公司的Hspice軟件。從仿真運(yùn)行時(shí)間來(lái)看，仿真整個(gè)宏的LPE網(wǎng)表是不切實(shí)際的，為此要采用集總和加載技術(shù)（見(jiàn)圖3）。

　　圖3 采用集總和加載技術(shù)

　　集總和加載方法是通用技術(shù)，面臨分布式載荷造成的模型不精確的問(wèn)題，并受到由阻容（RC）網(wǎng)絡(luò)引起的傳輸線效應(yīng)的影響。RC網(wǎng)絡(luò)不僅包含阻容元件，還包含要對(duì)柵極、源極和漏極電容精確建模的晶體管。為了獲得精確時(shí)序，要建立驗(yàn)證關(guān)鍵路徑中所有元件與實(shí)際宏的LPE網(wǎng)表之間匹配程度的工具。對(duì)我們感興趣的節(jié)點(diǎn)，要比較關(guān)鍵路徑和LPE網(wǎng)表之間的引線、柵極、源極、漏極、耦合電容和電阻。當(dāng)這些參數(shù)不匹配時(shí)，就必須修正負(fù)載模型。

　　Hspice可以仿真溫度、P-T-V曲線并對(duì)每個(gè)角作出測(cè)量說(shuō)明和繪圖分析，從而便于查找不正確的電路行為，例如分析信號(hào)偏移率變差的程度、由串?dāng)_引起的信號(hào)尖峰、不期望的脈沖重疊程度、傳輸延遲變壞的程度、時(shí)鐘電路的建立和保持時(shí)間變壞的程度等。

　　我們通常利用Verilog或VHDL模型來(lái)仿真整個(gè)SoC并對(duì)其建模。為了確保精確度，每個(gè)嵌入式存儲(chǔ)器都有一個(gè)與之對(duì)應(yīng)的Verilog模型，這樣才能確保電路的功能與HDL模型匹配。對(duì)每個(gè)存儲(chǔ)器，要建立全面的測(cè)試平臺(tái)來(lái)測(cè)試所有的地址組合、控制和測(cè)試模式（即掃描和BIST），然后，我們將測(cè)試矢量及其相關(guān)的預(yù)測(cè)數(shù)據(jù)應(yīng)用到每個(gè)宏的所有LPE網(wǎng)表。

　　如上所述，可以證明用Hspice仿真大型網(wǎng)表和大型測(cè)試向量集（通常有數(shù)千個(gè)向量）是不切實(shí)際的。為了彌合Hspice和Verilog之間的差距，要采用Synopsys公司的Timemill測(cè)試工具， 該工具可將邏輯等價(jià)性測(cè)試和電路的電性能驗(yàn)證結(jié)合起來(lái)，它可將向量驅(qū)動(dòng)的全部存儲(chǔ)器的LPE網(wǎng)表作為輸入置于Verilog環(huán)境中進(jìn)行仿真，其優(yōu)點(diǎn)在于能檢測(cè)電路網(wǎng)表和Verilog模型之間功能上的差異，并具有良好時(shí)序精度，從而發(fā)現(xiàn)時(shí)序缺陷。Timemill測(cè)試工具不是故障仿真器，但是測(cè)試向量能夠涵蓋99%以上的待測(cè)節(jié)點(diǎn)。我們?cè)谂cHspice仿真相同的P-T-V曲線下運(yùn)行了Timemill測(cè)試。此外，還檢測(cè)了未驅(qū)動(dòng)的節(jié)點(diǎn)、最低和最高工作頻率及P-T-V曲線的極端情形。