基于DSP的1553B總線系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn) - 全文

航空電子綜合化是一種在苛刻的空間限制條件下，對(duì)密集型的航空電子子系統(tǒng)集合進(jìn)行信息綜合和功能綜合的技術(shù)。以MIL-STD-1553B為代表的子系統(tǒng)聯(lián)網(wǎng)接口標(biāo)準(zhǔn)構(gòu)成了目前航空電子綜合系統(tǒng)中信息交換的主干道。1553B總線接口電路是實(shí)現(xiàn)航空電子綜合化系統(tǒng)的關(guān)鍵部件，其作用是在1553B總線與現(xiàn)有的其他總線技術(shù)之間搭建一座橋梁，使得不同制式的信息流能夠?qū)崟r(shí)、準(zhǔn)確地進(jìn)行相互轉(zhuǎn)換。在1553B總線接口的研制過程中，復(fù)雜而苛刻的環(huán)境對(duì)中央處理器的實(shí)時(shí)性與可靠性提出了很高的要求，而DSP芯片以其優(yōu)良的高速性能為中央處理器的選擇提供了一個(gè)較為理想的解決方案。
    隨著MIL-STD-1553B總線協(xié)議標(biāo)準(zhǔn)的頒布。許多公司開發(fā)了總線與CPU之間的硬件接口芯片。在實(shí)際的1553B總線工程中使用最為廣泛的是DDC公司生產(chǎn)的接口芯片。這些芯片完全實(shí)現(xiàn)了1553B總線的電氣特性協(xié)議，而且與CPU或存儲(chǔ)器連接非常簡單。本文探討基于TMS320F2812(以下簡稱F2812)和DDC公司的BU-64843協(xié)議芯片的1553B總線接口的硬件設(shè)計(jì)和軟件驅(qū)動(dòng)編寫要點(diǎn)。
1 1553B總線
    1553B總線是一種時(shí)分制指令／響應(yīng)式多路傳輸數(shù)據(jù)總線，具有很高的可靠性和良好的實(shí)時(shí)性。1553B總線由4種基本硬件組成：傳輸介質(zhì)、總線控制器(BC)、遠(yuǎn)程終端(RT)、總線監(jiān)視器(MT)。
    1553B總線采用異步、半雙工方式傳輸，傳輸速率1 MB／s。1553B總線傳輸協(xié)議規(guī)定的傳輸過程為：BC向某一終端發(fā)送一個(gè)接收／發(fā)送指令，RT在規(guī)定的響應(yīng)時(shí)間內(nèi)發(fā)回一個(gè)狀態(tài)字并執(zhí)行消息的接收／發(fā)送。在操作過程中BC始終掌握總線的控制權(quán)，總線上任何時(shí)候只有一個(gè)BC，但可以最多掛31個(gè)RT或MT。在總線的數(shù)據(jù)傳輸過程中，MT按要求監(jiān)視總線上的數(shù)據(jù)，并將這些數(shù)據(jù)輸出或者存盤以便實(shí)時(shí)地監(jiān)測這些數(shù)據(jù)的傳輸狀態(tài)或便于后續(xù)分析。1553B采用雙冗余總線，有2個(gè)傳輸通道，保證了良好的容錯(cuò)性和故障隔離。如果當(dāng)前總線的數(shù)據(jù)傳輸出現(xiàn)錯(cuò)誤或故障，數(shù)據(jù)可以自動(dòng)從冗余總線上傳輸。1553B總線的傳輸介質(zhì)為屏蔽雙絞線。其總線結(jié)構(gòu)簡圖如圖l所示。
 

 
2 系統(tǒng)設(shè)計(jì)方案
    該系統(tǒng)以F2812為控制核心，與外圍輔助電路構(gòu)成微計(jì)算機(jī)系統(tǒng)；由BU-64843協(xié)議芯片完成1553B總線的功能。BU-64843提供了豐富的資源。為軟件的設(shè)計(jì)提供了極大的靈活性和可靠性；控制和譯碼信號(hào)利用FPGA實(shí)現(xiàn)，F(xiàn)PGA器件電路連接簡單，使用方便，使用功能強(qiáng)大的VerilogHDL語言編程，可提高系統(tǒng)的維護(hù)性和擴(kuò)展性。
    F2812負(fù)責(zé)消息的讀取、處理、寫入和BU-64843協(xié)議芯片的初始化。通過對(duì)BU-64843的相關(guān)寄存器進(jìn)行相應(yīng)的配置，就可以使本接口卡工作在BC模式、RT模式或MT模式。接口卡在BC模式下實(shí)現(xiàn)1553B總線消息的接收，BU-64843協(xié)議芯片每接收完一個(gè)消息，就向F2812發(fā)送一次中斷申請(qǐng)，由F2812響應(yīng)中斷并從相應(yīng)的RAM區(qū)讀取接收到的消息進(jìn)行相應(yīng)處理，F(xiàn)2812同時(shí)完成與上位機(jī)的通訊，并把接收到的數(shù)據(jù)發(fā)送出去。與上位機(jī)的通訊是利用F2812的串行通信接口(SCI)，本系統(tǒng)采用MAX485實(shí)現(xiàn)的。
3 接口電路的硬件設(shè)計(jì)
    系統(tǒng)的硬件電路主要包括：DSP模塊、1553B總線接口模塊、邏輯綜合模塊。系統(tǒng)的結(jié)構(gòu)框圖如圖2所示。

3．1 DSP模塊
    DSP芯片功能強(qiáng)、體積小、使用方便靈活，被眾多領(lǐng)域廣泛應(yīng)用。F2812是TI公司推出的采用高性能靜態(tài)CMOS技術(shù)的32位定點(diǎn)數(shù)字信號(hào)處理器，器件上集成了多種先進(jìn)的外設(shè)，為現(xiàn)代控制領(lǐng)域應(yīng)用提供了良好的控制核心。F2812的地址線為19位，數(shù)據(jù)線為16位。其特點(diǎn)有：1)采用高性能靜態(tài)CMOS技術(shù)，其供電電壓為3．3 V，采用哈佛總線結(jié)構(gòu)和流水線操作，具有150 MIPS的運(yùn)算能力，可單周期執(zhí)行32位×32位的乘和累加操作(MAC)或雙16位×16位MAC運(yùn)算；2)片上存儲(chǔ)器包括128 k×16 Flash存儲(chǔ)器、18 k×16的片內(nèi)RAM、4 k×16的Boot ROM大容量的片內(nèi)RAM可滿足大多數(shù)設(shè)計(jì)要求，無需擴(kuò)展片外存儲(chǔ)器，既降低了成本又使硬件設(shè)計(jì)變得簡潔；3)具有外部中斷擴(kuò)展(PIE)模塊，可支持多達(dá)45個(gè)外部中斷，最多可達(dá)56個(gè)的可編程通用輸入／輸出(GPIO)引腳，帶有豐富的接口模塊包括2個(gè)串行通信接口(SCI)、串行外設(shè)接口(SPI)和多通道緩沖串口(MeBSP)，為建立信號(hào)處理平臺(tái)提供基礎(chǔ)。
3．2 1553B接口電路
    傳統(tǒng)的1553B接口卡設(shè)計(jì)時(shí)采用BU-61580接口芯片，采用70引腳的雙列直插式組件(DIP)封裝，5 V供電，考慮到本系統(tǒng)的DSP芯片F(xiàn)2812的I／O是3．3 V電平，所以1553B總線接口電路采用DDC公司的首款全3．3 V的1553B接口芯片BU-64843，無需電平轉(zhuǎn)換，簡化了硬件電路設(shè)計(jì)，采用該芯片80-pin陶瓷扁平封裝更加方便用戶進(jìn)行硬件電路設(shè)計(jì)。BU-434843內(nèi)部還集成了雙收發(fā)器邏輯、編解碼器、協(xié)議邏輯、內(nèi)存管理和中斷控制邏輯，支持BC／RT／MT模式，還提供了一個(gè)4 kB的內(nèi)部共享靜態(tài)RAM和與處理器總線之間的緩沖接口。
    BU-64843與微處理器或外部存儲(chǔ)器接口非常靈活，可與8位、16位多種微處理器相連接，并且可以實(shí)現(xiàn)無縫連接或者只需很少的粘和邏輯電路。BU-64843有2種工作模式：透明模式(TRANSPARENT)和緩沖模式(BUFFERED)。透明模式時(shí)芯片可以尋址64 KB，即可以尋址到其外部的RAM，這時(shí)需要為其配置外部RAM。一般應(yīng)用透明模式時(shí)。在BU-64843協(xié)議芯片和CPU之間配置雙口RAM。而在二者的數(shù)據(jù)總線和地址總線之間需要使用隔離器。緩沖模式時(shí)只尋址其內(nèi)部的4 KB字的RAM，地址單向，可直接由CPU驅(qū)動(dòng)，不需要使用總線隔離器。另外，BU-64843還根據(jù)微處理器是否具有READY(握手信號(hào))選擇零等待和非零等待方式。非零等待是指在微處理器對(duì)BU-64843進(jìn)行并行總線(讀、寫)操作時(shí)，BU-64843內(nèi)部邏輯電路若有操作時(shí)，微處理器需要等待BU-64843準(zhǔn)備好。當(dāng)BU-64843準(zhǔn)備好時(shí)，就輸出READY信號(hào)。在這種情況下。應(yīng)將BU-64843的READY信號(hào)接到微處理器的READY信號(hào)上，并設(shè)置微處理器的等待方式受READY控制。16位緩沖模式是最常用的接口形式。提供一個(gè)與16位或32位微處理器共享RAM的緩沖器接口，在這種接口中，BU-64843的內(nèi)部地址／數(shù)據(jù)緩沖器使其與微處理器的地址，數(shù)據(jù)隔離。一般在傳輸數(shù)據(jù)量比較少，BU-64843內(nèi)的4 KB RAM足夠用時(shí)?？蛇x用16位緩沖非零等待模式。在該模式下將引腳16／8#置為高電平，TRANSPARENT／B-UFFERED#置為低電平，ZERO_WAIT#置為高電平。工作在緩沖方式下，占用16位數(shù)據(jù)總線和12位地址總線，其所有的控制信號(hào)由FPGA的譯碼電路產(chǎn)生，通過中斷方式與F2812通信，因此BU-64843的中斷引腳INT與F2812的外部中斷XINTl連接；BU-64843總線接口有2個(gè)數(shù)據(jù)通道，通道A和通道B，這是為了保證通信的可靠性而采取的冗余設(shè)計(jì)，在實(shí)際的工程中也使用2個(gè)通道，通過軟件選擇任意通道進(jìn)行數(shù)據(jù)傳輸。BU-64843通過2個(gè)耦合變壓器PM-DB2755與外部的屏蔽雙絞線連接：16 MHz有源晶振作為時(shí)鐘輸入。
3．3 邏輯綜合電路
    BU-64843和F2812之間的邏輯綜合電路由FPGA完成。本系統(tǒng)的可編程邏輯器件采用Xilinx公司Spartan-3系列的FPGA芯片XC3S400，該芯片的I／O口供電電壓為3．3 V、系統(tǒng)門數(shù)為40萬、最大可用I／O數(shù)為264個(gè)。邏輯綜合電路包括：地址譯碼電路、邏輯控制電路。地址譯碼電路功能是對(duì)接口卡所使用的F2812存儲(chǔ)器和BU-64843存儲(chǔ)器進(jìn)行地址選擇、譯碼。譯碼程序在Xilinx ISE 9．2i環(huán)境下用硬件描述語言Verilog-HDL編寫。選用FPGA作為邏輯綜合電路的另一個(gè)優(yōu)點(diǎn)是：VerilogHDL程序的燒寫通過JTAG接口完成，除了一條燒寫線外不需要任何附加的硬件電路，因此只要硬件連接正確，其余的工作均由軟件完成，便于以后的系統(tǒng)升級(jí)。VerilogHDL程序根據(jù)F2812的地址總線、數(shù)據(jù)總線和片選信號(hào)，經(jīng)邏輯譯碼產(chǎn)生BU-64843的片選信號(hào)SELECT#，寄存器和緩沖區(qū)選擇控制信號(hào)MEM／REG#。
    邏輯控制電路功能是產(chǎn)生BU-64843所需要的控制信號(hào)以及給F2812提供中斷信號(hào)、握手信號(hào)、插入等待信號(hào)。由F2812和BU-64843向XC3S-400提供地址線、數(shù)據(jù)線、中斷申請(qǐng)線、中斷響應(yīng)線以及讀、寫信號(hào)線。
4 驅(qū)動(dòng)軟件的設(shè)計(jì)
    驅(qū)動(dòng)程序的編寫采用C語言與匯編語言混合編程的實(shí)現(xiàn)方法，兼顧二者的優(yōu)點(diǎn)，使程序既有C語言較好的可讀性和可移植性，又有匯編語言較高的效率。驅(qū)動(dòng)程序的功能主要是實(shí)現(xiàn)BU-64843協(xié)議芯片的初始化、RAM空間的自檢、與上位機(jī)的通信、中斷響應(yīng)、總線數(shù)據(jù)的讀取和發(fā)送。驅(qū)動(dòng)程序從本質(zhì)上說，就是根據(jù)上位機(jī)的命令和要求，控制接口卡的工作，實(shí)現(xiàn)系統(tǒng)的啟動(dòng)、停止、自檢以及自檢結(jié)果的返回等，在系統(tǒng)啟動(dòng)后主要實(shí)現(xiàn)1553B總線數(shù)據(jù)的接收和發(fā)送。整個(gè)驅(qū)動(dòng)程序的組成如圖3所示。

4．1 初始化模塊設(shè)計(jì)
    在驅(qū)動(dòng)程序編制中，初始化模塊是非常重要的一部分，作為整個(gè)程序的入口，初始化模塊完成整個(gè)接口卡的初始配制，該模塊主要功能為：
    1)完成對(duì)F2812初始化，設(shè)置其相關(guān)寄存器，主要是設(shè)置有關(guān)中斷和串口的寄存器，包括中斷標(biāo)志寄存器(IFR)、中斷使能寄存器(IER)、中斷控制寄存器(ICR)、SCI通信控制寄存器(SCICCR)、SCI控制寄存器l(SCICTL1)、波特率設(shè)置寄存器(SCIBAUD)等，以確定中斷源和串口的波特率、停止位等。其具體操作為：①使IFR=Ox0000。IER=Ox0000，關(guān)閉所有的中斷；②使IER=OxO101，開啟中斷SCITXRXINT和中斷XINTl；③使ICR=0x001F，將中斷模式設(shè)置為下降沿觸發(fā)中斷XINTl；④使SCICCR=0x0007；設(shè)置發(fā)送和接收中使用1 bit停止位，8 bit字符長度；⑤使SCICTL1=0x0003；使能發(fā)送器TX、接收器RX；⑥使SCIBAUD=Ox01E7，系統(tǒng)時(shí)鐘SYSCLK的頻率為150 MHz，低速外設(shè)時(shí)鐘頻率LSPCLOCK為37．5 MHz時(shí)，異步串行口數(shù)據(jù)傳送波特率為9 600 b／s，BRR的數(shù)值可由下面的公式得到：
   
⑦SCICTL1=0x0023，使SCI退出復(fù)位。
    2)完成對(duì)BU-64843協(xié)議芯片內(nèi)部寄存器(主要包括開始／復(fù)位寄存器、配置寄存器1、配置寄存器2、配置寄存器3、中斷屏蔽寄存器)的初始化設(shè)置，使其能夠正確實(shí)現(xiàn)BC模式的功能。BU-64843對(duì)片內(nèi)功能寄存器的設(shè)置順序有嚴(yán)格要求，如果順序不正確將會(huì)引起芯片初始化失敗。BU-64843工作在BC模式下的有關(guān)寄存器的配置順序如下：①將開始，復(fù)位寄存器配置為0x0001，即可對(duì)BU-64843進(jìn)行軟件復(fù)位；②如果用到BU-64843增強(qiáng)模式，將配置寄存器3配置為Ox8000；③將中斷屏蔽寄存器設(shè)置為Ox0001，使消息完成中斷使能；④將配置寄存器1設(shè)置為BC模式；⑤將配置寄存器2設(shè)置為0x0008，使中斷方式為低電平中斷；⑥將開始／復(fù)位寄存器配置為Ox0002，啟動(dòng)BC傳輸模式。
通過對(duì)以上寄存器的配置。即可完成BC模式的操作。其初始化流程圖如圖4所示。 
 
 

4．2 自檢模塊
    自檢模塊主要完成對(duì)BU-64843的4 kB RAM空間的檢查，看是否出現(xiàn)錯(cuò)誤。實(shí)現(xiàn)方法是向該內(nèi)存空間寫入連續(xù)的數(shù)據(jù)，然后讀出來比較看是否相等，若不相等則表示有錯(cuò)，記錄下所有的錯(cuò)誤數(shù)并把這個(gè)錯(cuò)誤數(shù)通過串行口發(fā)送給上位機(jī)。
4．3 中斷模塊
    驅(qū)動(dòng)程序的中斷模塊分為2部分：1)用于接收1553B總線到來的數(shù)據(jù)，響應(yīng)1553B總線數(shù)據(jù)的中斷。利用F2812的XINTl，XINTl采用脈沖下降沿觸發(fā)中斷方式；2)用于接收上位機(jī)向DSP發(fā)送的命令，接收上位機(jī)的命令是通過F2812的串行通信接口(SCI)來進(jìn)行的，利用F2812的SCIT-XRXINT中斷。在XINTl中斷服務(wù)子程序中設(shè)置“讀總線數(shù)據(jù)標(biāo)志”，在異步串口中斷服務(wù)子程序中設(shè)置“讀串口數(shù)據(jù)命令標(biāo)志”。在查詢模塊中，可以通過查詢這兩個(gè)標(biāo)志，來判斷是否有總線數(shù)據(jù)到來以及是否有上位機(jī)的命令到來。
4．4 查詢模塊
    在查詢模塊中，當(dāng)“讀總線數(shù)據(jù)標(biāo)志位”有效時(shí)，F(xiàn)2812就從BU-64843的命令堆棧相應(yīng)地址處開始依次讀4個(gè)地址單元的內(nèi)容。分別為數(shù)據(jù)塊狀態(tài)字、時(shí)間標(biāo)志字、數(shù)據(jù)塊指針和接收到的命令字，根據(jù)命令字和數(shù)據(jù)塊指針到數(shù)據(jù)堆棧讀取總線數(shù)據(jù)，然后將接收到的總線上的數(shù)據(jù)轉(zhuǎn)發(fā)出去。
    當(dāng)“讀串口數(shù)據(jù)命令標(biāo)志位”有效時(shí)，RX接收上位機(jī)的命令，根據(jù)不同的命令實(shí)現(xiàn)相應(yīng)的功能。為了能夠保證與上位機(jī)實(shí)現(xiàn)可靠的握手，在查詢程序中設(shè)置了一個(gè)數(shù)據(jù)緩沖區(qū)，在查詢程序中對(duì)緩沖區(qū)中的數(shù)據(jù)進(jìn)行判斷，看是否收到一幀完整的命令。若收到一幀完整的命令，則根據(jù)不同的命令設(shè)置系統(tǒng)的啟動(dòng)、停止、自檢等相應(yīng)標(biāo)志，并將緩沖區(qū)中的數(shù)據(jù)依次向前移動(dòng)一幀，數(shù)據(jù)指針也向前移動(dòng)一幀。
5 結(jié)論
    本文對(duì)1553B總線協(xié)議及其接口芯片BU-64843的功能、配置進(jìn)行詳細(xì)說明，并介紹了定點(diǎn)DSP TMS320F2812的基本性能和特點(diǎn)。在此基礎(chǔ)上實(shí)現(xiàn)了基于F2812和BU-64843的1553B總線接口的硬件電路和軟件的設(shè)計(jì)。BU-64843作為全3．3 V供電的1553B總線終端之一，方便與DSP芯片F(xiàn)2812連接。BU-64843芯片功能強(qiáng)大，同時(shí)設(shè)置也很復(fù)雜，因此，對(duì)接口芯片的掌握，不但要從硬件接口上入手，還要熟悉其內(nèi)部寄存器的相關(guān)配置。基于DSP的1553B總線接口設(shè)計(jì)方案有效解決了通訊實(shí)時(shí)性要求高的問題，對(duì)地面電子檢測系統(tǒng)的應(yīng)用具有參考價(jià)值。

STM32/STM8

意法半導(dǎo)體/ST/STM