PLD設(shè)計(jì)速成（4）-采用VerilogHDL輸入三人表決器

2012年05月18日 16:37 來源：本站整理 作者：秩名我要評(píng)論(0)

　　下面僅把和VHDL不同的詳細(xì)寫下，相同或基本相同的就一帶而過：

　　(1)打開MAX plusII

　　(2)新建

　　新建一個(gè)verilog-HDL文件(Text Editor File類型)

　　(3)輸入設(shè)計(jì)文件

　　其中SW12，SW13，SW23為中間變量

　　module majority_voter(SW1,SW2,SW3,L1,L2);

　　output L1,L2;

　　input SW1,SW2,SW3;

　　and(SW12,SW1,SW2);

　　and(SW13,SW1,SW3);

　　and(SW23,SW2,SW3);

　　or(L2,SW12,SW13,SW23);

　　//SW12、SW23、SW13是中間變量

　　not(L1,L2);

　　endmodule

　　(4)保存文件

　　保存為majority_voter.v，注意Automatic Extension選.v

　　并把文件設(shè)為當(dāng)前工程(同前)

用戶評(píng)論