DSP in FPGA：FIR濾波器（二）

　　這一節(jié)主要講解一下轉(zhuǎn)置型FIR濾波器實現(xiàn)。

　　FIR濾波器的單位沖激響應(yīng)h（n）可以表示為如下式：

　　對應(yīng)轉(zhuǎn)置型結(jié)構(gòu)的FIR濾波器，如圖1所示，抽頭系數(shù)與上一節(jié)中講解直接型FIR濾波器的實例相同，濾波器階數(shù)為10。

　　圖1

　　可以發(fā)現(xiàn)轉(zhuǎn)置型結(jié)構(gòu)不對輸入數(shù)據(jù)寄存，而是對乘累加后的結(jié)果寄存，這樣關(guān)鍵路徑上只有1個乘法和1個加法操作，相比于直接型結(jié)構(gòu)，延時縮短了不少。

　　綜合得到結(jié)果如下：

　　Number of Slice Registers： 1

　　Number of Slice LUTs： 18

　　Number of DSP48E1s： 11

　　Minimum period： 4.854ns{1} （Maximum frequency： 206.016MHz）

　　關(guān)鍵路徑延時報告如圖2所示，其中乘累加操作延時Tdspdck_A_PREG_MULT 2.655ns；另外還有一項net delay居然有1.231ns，如此大是因為fanout=11，仔細研究可以發(fā)現(xiàn)在h（n）表達式中x（n）與所有11個抽頭系數(shù)進行了乘法操作，因此fanout達到了11，這也是轉(zhuǎn)置型FIR濾波器的缺點：輸入數(shù)據(jù)的fanout過大。

　　圖2

　　線性相位：

　　與直接型結(jié)構(gòu)相同，由FIR濾波器的線性相位特征，轉(zhuǎn)置型結(jié)構(gòu)的FIR濾波器也可優(yōu)化，如圖3所示為線性相位FIR濾波器轉(zhuǎn)置型結(jié)構(gòu)，總共11個抽頭系數(shù)，其中5對系數(shù)兩兩相同，因此可以省去5個乘法器，采用6個DSP資源實現(xiàn)轉(zhuǎn)置型FIR濾波器。

　　圖3

　　流水線實現(xiàn)：

　　為了進一步縮短關(guān)鍵路徑的延時，將乘法器和加法器邏輯分割開，中間加入流水線級，結(jié)果如圖4所示，在線性相位結(jié)構(gòu)的基礎(chǔ)上，加入一級寄存器，這樣最大限度上優(yōu)化時序。

　　圖4

　　綜合得到結(jié)果如下：

　　Number of Slice Registers： 355

　　Number of Slice LUTs： 340

　　Number of DSP48E1s： 6

　　Minimum period： 3.861ns{1} （Maximum frequency： 259.000MHz）

　　如圖5所示為與圖2中相對應(yīng)路徑的延時報告（圖2由ISE的Timing Analysis工具產(chǎn)生，圖5是由PlanAhead的Timing Analysis工具產(chǎn)生），其中由于采用線性相位結(jié)構(gòu)，輸入信號的fanout只有6，延時從原先的1.231ns減小到1.01ns；并且分隔乘法器和加法器邏輯之后，關(guān)鍵路徑上只有乘法器的延時：1.42ns。

　　圖5