基于CPLD的FPGA從并快速加載方案

　　現(xiàn)場可編程門陣列（FPGA）作為專用集成電路（ASIC）領域的一種半定制電路，可以根據(jù)設計的需要靈活實現(xiàn)各種接口或者總線的輸出，在設備端的通信產(chǎn)品中已得到越來越廣泛的使用。FPGA 是基于靜態(tài)隨機存儲器（SRAM）結構的，斷電后程序丟失后的每次上電都需要重新加載程序。且隨著FPGA 規(guī)模的升級，加載程序的容量也越來越大，如Xilinx 公司的Spartan - 6 系列中的6SLX150T，其加載容量最大可以達到4.125 MB.在通信產(chǎn)品中，要求系統(tǒng)啟動快，相應FPGA 加載時間盡可能短，因此其加載方式是產(chǎn)品設計時必須要妥善解決的一個問題。文章介紹了通過復雜可編程邏輯器件（CPLD）對FPGA 加載方式的并行實現(xiàn)，滿足通信系統(tǒng)的加載速度快、占用資源少的要求。

　　1 FPGA 常用配置方式

　　FPGA 的配置數(shù)據(jù)通常存放在系統(tǒng)中的存儲器件中，上電后控制器讀取存儲器中的bit 文件并加載到FPGA 中，配置方式有JTAG、從并、從串、主從4 種，不同廠家叫法不同，但實現(xiàn)方式基本都是一樣的。

　?。?）邊界掃描JTAG 方式。單板調(diào)試階段常用JTAG 模式，該方式需要控制器，F(xiàn)PGA 等芯片JTAG 接口構成菊花鏈，且在該模式下，控制器其他功能不能使用。

　?。?）從串方式。從串加載方式占用資源少，主要是和FPGA 相連的I/O接口較少，但是一個配置時鐘只能傳輸一個bit 數(shù)據(jù)，速度相對較低。

　?。?）主從方式。該方式最主要的缺點是配套使用的FLASH 存儲器必須是FPGA 廠家指定的型號，且這個FLASH 容量不大，不能和控制器的FLASH 共用，使用這種方式，單板上就會有兩個FLASH，增加產(chǎn)品成本，因此該方案使用較少。

　　（4）從并方式。即文章中探討的FPGA 加載方案。

　　2 從并加載方式的實現(xiàn)

　　以Xilinx 公司Spartan - 6 系列FPGA 為例，與從并加載相關的管腳如表1 所示。

　　表1 從并加載管腳名稱

　　由表1 可以看出，從并加載接口占用的管腳資源是比較多的，即使加載數(shù)據(jù)總線使用8 位，也要14 個管腳，CPU 一般沒有這么多通用輸入/輸出（GPIO）口，因此從并加載一般和CPLD 配套使用。其加載流程如圖1所示。

　　圖1 SPARTAN-6 從并加載流程