分頻器是數(shù)字系統(tǒng)設(shè)計(jì)中的基本電路,根據(jù)不同設(shè)計(jì)的需要,我們會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等,有時(shí)要求等占空比,有時(shí)要求非等占空比。在同一個(gè)設(shè)計(jì)中有
2010-09-03 17:04:202442 本文介紹的FPGA一體化高級(jí)設(shè)計(jì)方法是通過(guò)發(fā)揮 FPGA 主機(jī)的可再編程功能實(shí)現(xiàn)的。所有應(yīng)用的層和接口以及功能設(shè)計(jì)本身都自動(dòng)包含在 FPGA 系統(tǒng)中
2011-12-20 09:57:09794 在FPGA中,我們?cè)趺?b class="flag-6" style="color: red">實(shí)現(xiàn)除法操作?最簡(jiǎn)單的方法當(dāng)然是調(diào)IP Core。在Divider Generator的IP Core中,我們可以選擇有/無(wú)符號(hào)數(shù)進(jìn)行除法,還可以選擇除法的延遲。當(dāng)然,延遲越小
2020-12-24 16:06:22
FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法
2012-08-15 19:00:58
FPGA數(shù)字信號(hào)處理實(shí)現(xiàn)原理及方法
2012-08-19 13:37:35
本帖最后由 eehome 于 2013-1-5 09:47 編輯
周立功EASYFPGA原理圖周立功大師經(jīng)典力作,FPGA原理圖。歡迎大家下載學(xué)習(xí)周立功大師EASY FPGA原理圖
2012-03-16 11:02:04
本帖最后由 eehome 于 2013-1-5 09:53 編輯
周立功:如何兼顧學(xué)習(xí)ARM與FPGA
2012-08-19 23:31:12
咨詢一個(gè)問(wèn)題:CH34X系列USB轉(zhuǎn)串口芯片的波特率分頻方式只有整數(shù)分頻?還是有小數(shù)分頻?例如CP210x芯片的波特率生成只有整數(shù)分頻,為48 MHz/(2 × Prescale × n),生成
2022-07-07 07:09:19
前言本文介紹STM32與FPGA通過(guò)fsmc通信的實(shí)現(xiàn)方法。一、fsmc介紹FSMC(Flexible Static Memory Controller,可變靜態(tài)存儲(chǔ)控制器)是STM32系列采用
2022-01-18 06:32:19
摘要:為了實(shí)現(xiàn)對(duì)非相干雷達(dá)的接收相參處理,基于數(shù)字穩(wěn)定校正(DSU)的原理,采用ALTERA公司的StratixⅡ系列芯片和VHDL編程語(yǔ)言,設(shè)計(jì)了一種基于FPGA的DSU硬件實(shí)現(xiàn)方法。實(shí)驗(yàn)結(jié)果表明
2019-06-28 08:27:33
的UART的實(shí)現(xiàn)方法,具體描述了發(fā)送、接收等模塊的設(shè)計(jì),恰當(dāng)使用了有限狀態(tài)機(jī),實(shí)現(xiàn)了FPGA片上UART的設(shè)計(jì),給出了仿真結(jié)果。關(guān)鍵詞:通用異步收發(fā)器;串口通信;現(xiàn)場(chǎng)可編程邏輯器件;有限狀態(tài)機(jī)
2019-06-21 07:17:24
處理等方面受到了限制,由于FPGA中關(guān)于浮點(diǎn)數(shù)的運(yùn)算只能自行設(shè)計(jì),因此,研究浮點(diǎn)加法運(yùn)算的FPGA實(shí)現(xiàn)方法很有必要。
2019-07-05 06:21:42
大家好,我想在Artix fpga上實(shí)現(xiàn)TMRmodule。經(jīng)過(guò)一番搜索,似乎隔離設(shè)計(jì)流程(IDF)是一種很好的方法。我是以正確的方式嗎?如果“是”,請(qǐng)幫我一個(gè)示例,告訴我如何為IDF準(zhǔn)備我的設(shè)計(jì)。如果“不”請(qǐng)給出一些想法。謝謝
2020-08-17 10:49:06
【摘要】:介紹了基于FPGA的任意分頻系數(shù)的分頻器的設(shè)計(jì),該分頻器能實(shí)現(xiàn)分頻系數(shù)和占空比均可以調(diào)節(jié)的3類分頻:整數(shù)分頻、小數(shù)分頻和分數(shù)分頻。所有分頻均通過(guò)VHDL語(yǔ)言進(jìn)行了編譯并且給出了仿真圖。本
2010-04-26 16:09:01
雙模前置小數(shù)分頻原理是什么?如何對(duì)小數(shù)分頻器進(jìn)行仿真測(cè)試?
2021-04-29 07:29:41
小數(shù)分頻器整數(shù)邊界雜散問(wèn)題的提出小數(shù)分頻器整數(shù)邊界雜散的優(yōu)化設(shè)計(jì)
2021-04-19 08:32:15
如何將ip地址轉(zhuǎn)成整數(shù)?ip地址的整數(shù)類型轉(zhuǎn)成ip地址怎么實(shí)現(xiàn)?
2021-11-22 06:36:05
要設(shè)計(jì)小數(shù)分頻PLL,基本架構(gòu)已經(jīng)確定:使用基于MASH111的DSM,雙模預(yù)分頻器+PScounter實(shí)現(xiàn)?,F(xiàn)在遇到的問(wèn)題是,不知道怎么把小數(shù)分頻控制字經(jīng)過(guò)DSM后的輸出與整數(shù)分頻控制字結(jié)合起來(lái)去控制(雙模分頻器+PScounter)可編程分頻器此前沒(méi)做過(guò)小數(shù)分頻PLL,求助大佬們點(diǎn)撥一二
2021-06-24 07:20:38
周學(xué)習(xí)FPGA的使用控制方法。在ISE和Modelsim環(huán)境下實(shí)現(xiàn)對(duì)FPGA的控制。第13周~第16周整理前期工作,測(cè)試人機(jī)交互界面的功能。撰寫(xiě)總結(jié)報(bào)告及畢業(yè)論文和翻譯。
2014-03-16 23:39:13
什么是電子齒輪比與分周比?分周比的結(jié)構(gòu)是怎樣構(gòu)成的?
2021-04-29 06:11:55
使用VHDL語(yǔ)言怎樣實(shí)現(xiàn)數(shù)控半整數(shù)分頻器,就當(dāng)輸入為3時(shí),就實(shí)現(xiàn)3.5分頻,當(dāng)輸入為4時(shí),就實(shí)現(xiàn)4.5分頻,同時(shí)要求占空比為50%。
2014-12-02 18:28:57
成像技術(shù)中采集信號(hào)的周期是由發(fā)送信號(hào)的周期決定, 而對(duì)于其他復(fù)雜周期信號(hào)的周期獲得可以通過(guò)所采用的方法獲得。等效時(shí)間采樣技術(shù)的原理作用及采用FPGA器件實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)圖2 系統(tǒng)方案框圖2.2 等效時(shí)間
2020-10-21 16:43:20
在復(fù)雜數(shù)字邏輯電路設(shè)計(jì)中,經(jīng)常會(huì)用到多個(gè)不同的時(shí)鐘信號(hào)。介紹一種通用的分頻器,可實(shí)現(xiàn)2~256 之間的任意奇數(shù)、偶數(shù)、半整數(shù)分頻。首先簡(jiǎn)要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范
2009-11-01 14:39:1978 提出了一種基于FPGA 實(shí)現(xiàn)QPSK 調(diào)制器的方法。以FPGA 實(shí)現(xiàn)DDS,通過(guò)對(duì)DDS 信號(hào)輸出相位的控制實(shí)現(xiàn)調(diào)相。仿真結(jié)果表明方案是可行的。
2009-12-18 11:57:0866 NandFlash控制器的FPGA實(shí)現(xiàn)方法技巧與程序案例分享。
2017-09-21 09:40:0078 基于FPGA的DDS信號(hào)源設(shè)計(jì)與實(shí)現(xiàn)
利用DDS和 FPGA 技術(shù)設(shè)計(jì)一種信號(hào)發(fā)生器.介紹了該信號(hào)發(fā)生器的工作原理、 設(shè)計(jì)思路及實(shí)現(xiàn)方法.在 FPGA 器件上實(shí)現(xiàn)了基于 DDS技
2010-02-11 08:48:05223 基于FPGA 的等占空比任意整數(shù)分頻器的設(shè)計(jì)
給出了一種基于FPGA 的等占空比任意整數(shù)分頻電路的設(shè)計(jì)方法。首先簡(jiǎn)要介紹了FPGA 器件的特點(diǎn)和應(yīng)用范圍, 接著討論了一
2010-02-22 14:22:3239 本文主要闡述了在某雷達(dá)系統(tǒng)中為實(shí)現(xiàn)偽碼對(duì)齊,所采用的滑動(dòng)控制方法的原理及在FPGA芯片上的實(shí)現(xiàn)。
2010-03-02 16:04:2213 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例,介紹了在MaxPlusII開(kāi)發(fā)軟件下,利用VHDL硬件描述語(yǔ)言以及原理圖的輸入方式來(lái)設(shè)計(jì)數(shù)字邏輯電路的過(guò)
2010-07-17 17:55:5736 乘累加器在DSP算法中有著舉足輕重的地位?,F(xiàn)在,很多前端DSP算法都通過(guò)FPGA實(shí)現(xiàn)。結(jié)合FPGA具體的硬件結(jié)構(gòu),提出了乘累加器在FPGA中實(shí)現(xiàn)的改進(jìn)方法:流水線技術(shù)、CSD編碼、DA算法,
2010-08-06 14:41:3829 摘要:簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例,介紹了在MAX+plus II開(kāi)發(fā)軟件下,利用VHDL硬件描述語(yǔ)言以及原理圖的輸
2006-03-13 19:36:44869 【摘 要】 介紹了基于偽碼測(cè)距的某定位系統(tǒng)的設(shè)計(jì)方案,簡(jiǎn)要分析了偽碼測(cè)距的原理,研究了用FPGA實(shí)現(xiàn)偽碼的捕獲與跟蹤的方法。 
2009-05-14 20:58:06720 摘 要: 本文通過(guò)在QuartursⅡ開(kāi)發(fā)平臺(tái)下,一種能夠實(shí)現(xiàn)等占空比、非等占空比整數(shù)分頻及半整數(shù)分頻的通用分頻器的FPGA設(shè)計(jì)與實(shí)現(xiàn),介紹了利用VHDL硬件描
2009-06-20 12:43:07562 摘要:簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5的半整數(shù)分頻器的設(shè)計(jì)為例,介紹了在MAX+plus II開(kāi)發(fā)軟件下,利用VHDL硬件描述語(yǔ)言以及原理圖的輸
2009-06-20 12:45:00627 整數(shù)的表示方法
整數(shù)表示的數(shù)據(jù)的最小單位為1,可認(rèn)為它是小數(shù)點(diǎn)定在數(shù)值最低位右面的一種數(shù)據(jù)。
2009-10-13 17:12:563871 整數(shù)的編碼方法
與定點(diǎn)小數(shù)的三種編碼方法類似,整數(shù)也可以用原碼、補(bǔ)碼和反碼三種不同的編碼方法表示。區(qū)別主要表現(xiàn)在:
2009-10-13 17:19:265234 用 FPGA 嵌入式處理器實(shí)現(xiàn)您的構(gòu)想
在采用數(shù)值處理技術(shù)創(chuàng)建嵌入式應(yīng)用時(shí),通常以整數(shù)或定點(diǎn)表示法來(lái)確保算術(shù)運(yùn)算盡量簡(jiǎn)單,這一點(diǎn)至關(guān)重要。因其不僅有助于使成本和
2009-11-05 16:28:48882 基于FPGA的SoftSerdes設(shè)計(jì)與實(shí)現(xiàn)
0 引言
在高速源同步應(yīng)用中,時(shí)鐘數(shù)據(jù)恢復(fù)是基本的方法。最普遍的時(shí)鐘恢復(fù)方法是利用數(shù)字時(shí)鐘模塊(DCM)
2009-12-28 09:23:40920 拉普拉斯算子的FPGA實(shí)現(xiàn)方法
引 言
在圖像處理系統(tǒng)中常需要對(duì)圖像進(jìn)行預(yù)處理。由于圖像處理的數(shù)據(jù)量大,對(duì)于實(shí)時(shí)性要求高的系統(tǒng),采用軟件實(shí)現(xiàn)通常
2010-02-11 11:01:221376 摘要:文中詳述了FPGA被動(dòng)串行配置方式的時(shí)序,給出配置流程圖及實(shí)現(xiàn)的程序代碼,并通過(guò)實(shí)例驗(yàn)證了該方法的優(yōu)越
2010-07-21 14:48:481326 利用FPGA實(shí)現(xiàn)時(shí)分多址的方法有很多種,但大多數(shù)方法都對(duì)FPGA芯片資源的占用非常巨大。針對(duì)這一問(wèn)題,提出一種改進(jìn)型方法來(lái)實(shí)現(xiàn)時(shí)分多址。通過(guò)使用FPGA芯片內(nèi)部的雙口隨機(jī)訪問(wèn)存儲(chǔ)器(雙口RAM),利用同一塊RAM采用兩套時(shí)鐘線,地址線和數(shù)據(jù)線,例化雙口RAM的
2011-01-15 15:41:2629 給出了一種小數(shù)分頻技術(shù)的實(shí)現(xiàn)方法, 并在實(shí)驗(yàn)的基礎(chǔ)上進(jìn)一步證實(shí)了小數(shù)分頻的可行性該法通過(guò)微機(jī)控制,
2011-02-22 14:58:5445 提出了一種基于FPGA的小數(shù)分頻實(shí)現(xiàn)方法,介紹了現(xiàn)有分頻方法的局限性,提出一種新的基于兩級(jí)計(jì)數(shù)器的分頻實(shí)現(xiàn)方法,給出了該設(shè)計(jì)方法的設(shè)計(jì)原理以及實(shí)現(xiàn)框圖
2011-11-09 09:36:22121 給出了一種基于FPGA的分頻電路的設(shè)計(jì)方法.根據(jù)FPGA器件的特點(diǎn)和應(yīng)用范圍,提出了基于Verilog的分頻方法.該方法時(shí)于在FPGA硬件平臺(tái)上設(shè)計(jì)常用的任意偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻
2011-11-09 09:49:33355 本文提出了一種用FPGA實(shí)現(xiàn)糾錯(cuò)編碼的設(shè)計(jì)思想,并以Altera MAX+PluslI為硬件開(kāi)發(fā)平臺(tái)。利用FPGA編程的特點(diǎn),用軟件編程方法,很好的解決了糾錯(cuò)編碼中存在的碼速變換和實(shí)時(shí)性問(wèn)題,實(shí)現(xiàn)
2011-11-10 17:10:5961 介紹了一種基于FPGA的雙模前置小數(shù)分頻器的分頻原理及電路設(shè)計(jì),并用VHDL編程實(shí)現(xiàn)分頻器的仿真.
2011-11-29 16:43:0648 LMX2531 系列產(chǎn)品被廣泛應(yīng)用于無(wú)線通訊基站系統(tǒng),相比較整數(shù)分頻,采用小數(shù)分頻可以獲得更好的相位噪聲性能,但是小數(shù)分頻會(huì)導(dǎo)致雜散問(wèn)題,特別是整數(shù)邊界雜散尤為突出。本文介紹一種在盡可能保證相位噪聲性能的基礎(chǔ)上,改善整數(shù)邊界雜散達(dá)10dB。
2013-04-27 15:51:042619 一種線性調(diào)頻信號(hào)參數(shù)分析的綜合方法,下來(lái)看看。
2016-01-15 15:17:2410 用 Verilog實(shí)現(xiàn)基于FPGA 的通用分頻器的設(shè)計(jì)時(shí)鐘分頻包括奇數(shù)和偶數(shù)分頻
2016-07-14 11:32:4745 三目立體視覺(jué)外極線校正及其FPGA實(shí)現(xiàn)方法
2016-09-17 07:30:2416 面向特種LCD圖像處理方法與FPGA實(shí)現(xiàn)研究,感興趣的小伙伴們可以看一看。
2016-09-18 14:55:0427 華清遠(yuǎn)見(jiàn)FPGA代碼-整數(shù)DCT變換的設(shè)計(jì)與實(shí)現(xiàn)
2016-10-27 18:07:548 基于HEVC整數(shù)DST的VLSI設(shè)計(jì)與實(shí)現(xiàn)_杜高明
2017-01-03 17:41:320 非整數(shù)倍路徑時(shí)延下的OMP信道估計(jì)方法_王東梅
2017-01-07 16:00:430 一種基于FPGA的E1數(shù)字傳輸分析儀成解幀實(shí)現(xiàn)方法_耿立華
2017-03-14 16:50:002 基于DSP的FPGA配置方法研究與實(shí)現(xiàn)
2017-10-19 16:15:1936 本文詳細(xì)介紹了完整數(shù)據(jù)采集系統(tǒng)的硬件的構(gòu)建方法。
2017-11-15 14:35:3420 的使用,同時(shí)以整數(shù)數(shù)據(jù)處理方式實(shí)現(xiàn)了向?qū)V波器中方差和變換系數(shù)的計(jì)算,并且通過(guò)參數(shù)調(diào)整,可以方便地實(shí)現(xiàn)不同大小圖像的不同尺寸窗口的向?qū)V波。在Altera公司Cyclone系列FPGA芯片上進(jìn)行了綜合,實(shí)驗(yàn)結(jié)果表明,向?qū)V波整數(shù)FPGA結(jié)構(gòu)的處理結(jié)果與
2017-11-22 15:43:1212 研究了具有零相關(guān)區(qū)的高斯整數(shù)序列集構(gòu)造方法。該方法基于二元正交矩陣,首先利用插零法構(gòu)造出具有零相關(guān)區(qū)的三元序列集。然后利用完備高斯整數(shù)序列進(jìn)行濾波,從而將三元序列變換成高斯整數(shù)序列且保持序列相關(guān)函數(shù)
2018-01-10 16:33:550 三分頻,五分頻,七分頻等等奇數(shù)類分頻,那究竟怎么辦呢?在這里,讓我介紹一個(gè)可以實(shí)現(xiàn)任意整數(shù)分頻的方法,這個(gè)辦法也是同樣利用了計(jì)數(shù)器來(lái)計(jì)算,當(dāng)是跟偶數(shù)分頻不一樣的地方是任意整數(shù)分頻利用了兩個(gè)計(jì)數(shù)器來(lái)實(shí)現(xiàn)。 設(shè)計(jì)原理 : 本
2018-06-13 11:21:4812390 脈沖按照一定的比例,即分周比進(jìn)行分頻。分頻的難點(diǎn)是,無(wú)論設(shè)定分周比是整數(shù)還是分?jǐn)?shù),分頻后輸出的A‘相,B’相脈沖仍然要保持正交或近似正交。為此提出一種基于FPGA的整數(shù)分周比實(shí)現(xiàn)方法。該方法邏輯結(jié)構(gòu)簡(jiǎn)單,配置靈活,易于擴(kuò)展,具有很高的實(shí)用價(jià)值。
2018-11-20 09:39:031068 在此Xilinx研究實(shí)驗(yàn)室演示中,解釋了單源SYCL C ++示例以及生成在Xilinx FPGA上運(yùn)行的硬件實(shí)現(xiàn)的方法。
2018-11-20 06:30:002918 建立了一個(gè)基于FPGA的可實(shí)現(xiàn)流水化運(yùn)行的OFDM系統(tǒng)的硬件平臺(tái),包括模擬前端、基于FPGA的OFDM調(diào)制器和OFDM 解調(diào)器。重點(diǎn)給出了OFDM調(diào)制解調(diào)器的實(shí)現(xiàn)構(gòu)架,對(duì)FPGA實(shí)現(xiàn)方法進(jìn)行了詳細(xì)的描述,介紹了系統(tǒng)調(diào)試方法,并對(duì)系統(tǒng)進(jìn)行了性能評(píng)價(jià)。
2018-12-13 16:45:5122 分頻器主要分為偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻和小數(shù)分頻,如果在設(shè)計(jì)過(guò)程中采用參數(shù)化設(shè)計(jì),就可以隨時(shí)改變參量以得到不同的分頻需要。
2019-02-01 01:28:0015719 針對(duì)高速運(yùn)動(dòng)平臺(tái)彈速補(bǔ)償?shù)膶?shí)時(shí)性要求,在基于距離徙動(dòng)校正(Range Cell Migration Compensation,RCMC) 的思想上提出了一種彈速補(bǔ)償?shù)?b class="flag-6" style="color: red">FPGA實(shí)現(xiàn)方法。將距離徙動(dòng)校正
2019-03-30 09:56:142287 分頻器是一種基本電路,通常用來(lái)對(duì)某個(gè)給定頻率進(jìn)行分頻,得到所需的頻率。整數(shù)分頻器的實(shí)現(xiàn)非常簡(jiǎn)單,可采用標(biāo)準(zhǔn)的計(jì)數(shù)器,也可以采用可編邏輯器件設(shè)計(jì)實(shí)現(xiàn)。但在某些場(chǎng)合下,時(shí)鐘源與所需的頻率不成整數(shù)倍關(guān)系,此時(shí)可采用小數(shù)分頻器進(jìn)行分頻。
2019-11-20 07:05:006652 論文分析了雙模前置小數(shù)分頻器的分頻原理和電路實(shí)現(xiàn)。結(jié)合脈沖刪除技術(shù),提出了一種適于硬件電路實(shí)現(xiàn)的任意小數(shù)分頻的設(shè)計(jì)方案 ,用 VerilogHDL語(yǔ) 言編程 ,在 QuartusII下對(duì) 此方案進(jìn) 行 了仿 真 ,并用 Cyclone 系 列 的 EP1C12Q240C8芯 片來(lái) 實(shí) 現(xiàn) 。
2019-08-02 08:00:005 討論了利用FPGA工具實(shí)現(xiàn)MBUS總線的原理、方法,以實(shí)際操作介紹了FPGA設(shè)計(jì)流程,并給出FPGA常用設(shè)計(jì)技巧。
2019-12-24 14:54:089 在數(shù)字系統(tǒng)設(shè)計(jì)中,根據(jù)不同的設(shè)計(jì)需要,經(jīng)常會(huì)遇到偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻等,有的還要求等占空比。在基于cpld(復(fù)雜可編程邏輯器件)的數(shù)字系統(tǒng)設(shè)計(jì)中,很容易實(shí)現(xiàn)由計(jì)數(shù)器或其級(jí)聯(lián)構(gòu)成各種形式的偶數(shù)分頻及非等占空比的奇數(shù)分頻,但對(duì)等占空比的奇數(shù)分頻及半整數(shù)分頻的實(shí)現(xiàn)較為困難。
2020-06-26 09:36:00825 的實(shí)現(xiàn)方法,具體描述了發(fā)送、接收等模塊的設(shè)計(jì),恰當(dāng)使用了有限狀態(tài)機(jī),實(shí)現(xiàn)了FPGA上的UART的設(shè)計(jì),給出仿真結(jié)果。
2020-07-07 17:28:0310 為了滿足整數(shù)小波變換實(shí)時(shí)應(yīng)用的需要,研究了整數(shù)小波變換的FPGA實(shí)現(xiàn)問(wèn)題。相對(duì)于DSP等傳統(tǒng)實(shí)現(xiàn)方式,用FPGA實(shí)現(xiàn)整數(shù)小波變換具有處理速度快,可重新配置硬件,易于修改移植等優(yōu)點(diǎn)。論文首先描述了二維
2021-02-01 11:53:339 基于小波變換的濾波方法應(yīng)用于紅外圖像處理中可以在降低噪聲的同時(shí)提升圖像細(xì)節(jié),有效改善圖像畫(huà)質(zhì)。介紹了一種采用FPGA的小波圖像處理方法及其硬件處理架構(gòu)。通過(guò)合理有效地進(jìn)行算法硬件設(shè)計(jì),在單片FPGA芯片上實(shí)現(xiàn)了圖像的實(shí)時(shí)處理,有利于紅外機(jī)芯的小型化。
2021-02-01 14:54:005 因?yàn)榕?b class="flag-6" style="color: red">數(shù)分頻器過(guò)于簡(jiǎn)單,所以我們從奇數(shù)分頻器開(kāi)始說(shuō)起8 01 奇數(shù)分頻器 ? ? 假設(shè)我們要實(shí)現(xiàn)一個(gè)2N+1分頻的分頻器,就需要高電平占N+0.5個(gè)周期,低電平占N+0.5個(gè)周期,這樣進(jìn)行處理的最小
2021-03-12 15:44:545614 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5和1.5的分頻器的設(shè)計(jì)為例,介紹了在MaxPlusII開(kāi)發(fā)軟件下,利用VHDL硬件描述語(yǔ)言以及原理圖的輸入方式來(lái)設(shè)計(jì)數(shù)字邏輯電路的過(guò)程和方法。該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便、便于系統(tǒng)升級(jí)的特點(diǎn)。
2021-03-16 09:45:5310 簡(jiǎn)要介紹了 CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為2.5和15的分頻器的設(shè)計(jì)為例,介紹了在 Maxplusll開(kāi)發(fā)軟件下,利用ⅤHDL硬件描述語(yǔ)言以及原理圖的輸入方式來(lái)設(shè)計(jì)數(shù)字邏輯電路的過(guò)程和方法。該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便、便于系統(tǒng)升級(jí)的特點(diǎn)。
2021-03-22 16:52:155 整數(shù)上的離散高斯取樣是格密碼體制實(shí)現(xiàn)的基本操作,也是決定安全性的重要因素,但可能受到計(jì)時(shí)攻擊從而造成秘密信息的泄漏。為此,在 Knuth-Yao算法的基礎(chǔ)上,提出一種整數(shù)上離散高斯取樣的常數(shù)時(shí)間實(shí)現(xiàn)
2021-03-24 16:30:136 簡(jiǎn)要介紹了CPLD/FPGA器件的特點(diǎn)和應(yīng)用范圍,并以分頻比為25和15的分頻器的設(shè)計(jì)為例,介紹了在 Maxplus開(kāi)發(fā)軟件下,利用VHDL硬件描述語(yǔ)言以及原理圖的輸入方式來(lái)設(shè)計(jì)數(shù)字邏輯電路的過(guò)程和方法該設(shè)計(jì)具有結(jié)構(gòu)簡(jiǎn)單、實(shí)現(xiàn)方便、便于系統(tǒng)升級(jí)的特點(diǎn)。
2021-04-12 16:29:0511 基于FPGA的神經(jīng)網(wǎng)絡(luò)硬件實(shí)現(xiàn)方法說(shuō)明。
2021-06-01 09:35:1637 基于CPLD/FPGA的半整數(shù)分頻器設(shè)計(jì)方案
2021-06-17 09:37:0221 基于新型FPGA的FFT設(shè)計(jì)與實(shí)現(xiàn)設(shè)計(jì)方法。
2021-06-17 17:07:0342 2.3 python整數(shù)與浮點(diǎn)數(shù) Python 支持的數(shù)字類型有三種:整數(shù)、浮點(diǎn)數(shù)和復(fù)數(shù)。 1. 整數(shù)(Int) 通常被稱為整型,是正或負(fù)整數(shù),不帶小數(shù)點(diǎn)。例如:1,100,-8080,0,等等
2022-02-18 09:09:531570 摘要:在對(duì)FFT(快速傅立葉變換)算法進(jìn)行研究的基礎(chǔ)上,描述了用FPGA實(shí)現(xiàn)FFT的方法,并對(duì)其中的整體結(jié)構(gòu)、蝶形單元及性能等進(jìn)行了分析。
2022-04-12 19:28:254515 時(shí)序至關(guān)重要:改善分數(shù)分頻鎖相環(huán)合成器中的整數(shù)邊界雜散狀況
2022-11-04 09:50:311 整數(shù)在 IEEE 的規(guī)定上有短整數(shù) short integer , 中整數(shù) integer 和 長(zhǎng)整數(shù) long integer
2023-02-13 15:00:131144 所謂“分頻”,就是把輸入信號(hào)的頻率變成成倍數(shù)地低于輸入頻率的輸出信號(hào)。數(shù)字電路中的分頻器主要是分為兩種:整數(shù)分頻和小數(shù)分頻。其中整數(shù)分頻又分為偶分頻和奇分頻,首先從偶分頻開(kāi)始吧,入門先從簡(jiǎn)單的開(kāi)始!
2023-03-23 15:06:22948 前面分別介紹了偶數(shù)和奇數(shù)分頻(即整數(shù)分頻),接下來(lái)本文介紹小數(shù)分頻。
2023-03-23 15:08:04658 初學(xué) Verilog 時(shí)許多模塊都是通過(guò)計(jì)數(shù)與分頻完成設(shè)計(jì),例如 PWM 脈寬調(diào)制、頻率計(jì)等。而分頻邏輯往往通過(guò)計(jì)數(shù)邏輯完成。本節(jié)主要對(duì)偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻以及小數(shù)分頻進(jìn)行簡(jiǎn)單的總結(jié)。
2023-03-29 11:38:403108 您曾設(shè)計(jì)過(guò)具有分?jǐn)?shù)頻率合成器的鎖相環(huán)(PLL)嗎?這種合成器在整數(shù)通道上看起來(lái)很棒,但在只稍微偏離這些整數(shù)通道的頻率點(diǎn)上雜散就會(huì)變得高很多,是吧?如果是這樣的話,您就已經(jīng)遇到過(guò)整數(shù)邊界雜散現(xiàn)象了 —— 該現(xiàn)象發(fā)生在載波的偏移距離等于到最近整數(shù)通道的距離時(shí)。
2023-04-18 09:29:56687 上一篇文章時(shí)鐘分頻系列——偶數(shù)分頻/奇數(shù)分頻/分數(shù)分頻,IC君介紹了各種分頻器的設(shè)計(jì)原理,其中分數(shù)分頻器較為復(fù)雜,這一篇文章IC君再跟大家聊聊分數(shù)分頻的具體設(shè)計(jì)實(shí)現(xiàn)。
2023-04-25 14:47:441028 是用于滿足設(shè)計(jì)的需求。 分頻:產(chǎn)生比板載時(shí)鐘小的時(shí)鐘。 倍頻:產(chǎn)生比板載時(shí)鐘大的時(shí)鐘。 二:分頻器的種類 對(duì)于分頻電路來(lái)說(shuō),可以分為整數(shù)分頻和小數(shù)分頻。 整數(shù)分頻:偶數(shù)分頻和奇數(shù)分頻。 小數(shù)分頻:半整數(shù)分頻和非半整數(shù)分頻。 三:分頻器的思想 采用計(jì)數(shù)器的思想實(shí)
2023-11-03 15:55:02471 鎖相環(huán)整數(shù)分頻和小數(shù)分頻的區(qū)別是什么? 鎖相環(huán)(PLL)是一種常用的電子電路,用于將輸入的時(shí)鐘信號(hào)與參考信號(hào)進(jìn)行同步,并生成輸出信號(hào)的一種技術(shù)。在PLL中,分頻器模塊起到關(guān)鍵作用,可以實(shí)現(xiàn)整數(shù)分
2024-01-31 15:24:48312
評(píng)論
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