基于AD7892SQ和CPLD的數(shù)據(jù)采集系統(tǒng)設計

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　　0 引 言

　　本系統(tǒng)以AD7892SQ和CPLD(復雜可編程邏輯器件)為核心設計了一個多路信號采集電路，包括模擬多路復用、集成放大、A/D轉(zhuǎn)換，CPLD控制等。采用硬件描述語言Verilog HDL編程，通過采用CPLD使數(shù)據(jù)采集的實時性得到提高。

　　1 硬件設計

　　針對多路信號的采集，本系統(tǒng)采用4/8通道ADG508A模擬多路復用器對檢測的信號進行選擇，CMOS高速放大器LF156對選中的信號進行放大，AD7892SQ實現(xiàn)信號的A/D轉(zhuǎn)換，CPLD完成控制功能。電路如圖1所示。

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　　AD7892SQ是美國AD公司生產(chǎn)的LC2MOS型單電源12位A/D轉(zhuǎn)換器，可并行或串行輸出。

　　AD7892SQ A/D轉(zhuǎn)換器具有如下特點：單電源工作(+5 V或+10 V);內(nèi)部含有采樣保持放大器;具有高速的串行和并行接口。

　　AD7892SQ控制字的功能如下：

　　a)MODE：輸入控制字，低電平時為串行輸出，高電平時為并行輸出，本系統(tǒng)為并行輸出;

　　b)STANDBY：輸入控制字，低電平時為睡眠狀態(tài)(功耗5 mW)，高電平時正常工作，一般應用時接高電平;

　　c)CONVST：啟動轉(zhuǎn)換輸入端，當此腳由低變高時，使采樣保持器保持開始轉(zhuǎn)換，應加一個大于25 ns的負脈沖來啟動轉(zhuǎn)換;

　　d)EOC：轉(zhuǎn)換結(jié)束信號，轉(zhuǎn)換結(jié)束時，此腳輸出100 ns的低電平脈沖;

　　e)CS：片選，低電平有效;

　　f)RD：低電平有效，與CS配合讀，使數(shù)據(jù)輸出。

　　MODE腳接高電平時，AD7892SQ為并行輸出，時序如圖2所示。

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　　在EOC下降沿時間內(nèi)開始采樣，就是轉(zhuǎn)換一結(jié)束就開始下次采樣，采樣時間fACQ應大于等于200 ns或400 ns，轉(zhuǎn)換結(jié)束后(即E0C的下降沿)，當CS和RD有效時，經(jīng)過t6=40 ns的時間，就可以在DB0-DB11上獲得轉(zhuǎn)換之后的12位數(shù)據(jù)，CS和一般的片選信號相同，可以一直有效，外加RD的時間T5也應大于35 ns。CONVST信號t1應大于35 ns，在上升沿時采樣保持器處于保持狀態(tài)，開始A/D轉(zhuǎn)換，轉(zhuǎn)換所需的時間tCONV為1.47μs或1.6μs，轉(zhuǎn)換結(jié)束后，EOC腳輸出的t2為大于等于60 ns的負脈沖用來進行中斷或數(shù)據(jù)鎖存。由此得出下次采樣和本次的輸出可以同時進行，因此最小的一次采樣轉(zhuǎn)換輸出的時間為1.47+0.2=1.67μs(600 kSPS(千次采樣每秒))，最大1.6+0.4=2 μs(即5 00 kSPS)，圖2中的t9大于等于200 ns，t7近似為5 ns，t3、t4、t8可為0，(此時t9=tACQ)。