Xilinx Vivado硬件診斷和校驗(yàn)

1背景知識

在我們的FPGA設(shè)計(jì)項(xiàng)目中，硬件的診斷和校驗(yàn)可能會占去超過30%—40%的FPGA開發(fā)時(shí)間，F(xiàn)PGA的debug也是FPGA設(shè)計(jì)中重要的一環(huán)。掌握并靈活運(yùn)用FPGA設(shè)計(jì)工具的debug功能也是加快FPGA設(shè)計(jì)的關(guān)鍵。

1.1 ILA(Integrated Logic Analyzer)

FPGA設(shè)計(jì)中的信號連接到ILA核的時(shí)鐘和探針輸入如圖1。這些信號附加到探針輸入，以設(shè)計(jì)速度采樣，并使用片上塊RAM（BRAM）存儲。核參數(shù)指定探針的數(shù)量、跟蹤樣本深度和每個(gè)探針輸入的寬度。使用與FPGA的JTAG接口連接的自動實(shí)例化調(diào)試核心集線器與ILA核進(jìn)行通信。

圖1 ILA Core

1.2 VIO (Virtual Input/Output core)

VIO核是一個(gè)可定制的核，可以實(shí)時(shí)監(jiān)控和驅(qū)動內(nèi)部FPGA信號。不像ILA核，不需要片上或片外RAM。

VIO核有兩種類型的信號：
. Input probes
.Output probes

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圖2 VIO Block Diagram

2 ila 和 vio在工程中使用

我們使用uart工程來做示例。

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圖3 uart示例模塊圖

如圖3所示，整個(gè)串口工程包括波特率時(shí)鐘產(chǎn)生模塊，串口接收模塊和串口發(fā)送模塊。我們將使用ila IP對uart_rx模塊的接收數(shù)據(jù)進(jìn)行debug，使用vio IP對uart_tx模塊進(jìn)行debug。

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我們使用Ila將對 rx_data的接收數(shù)據(jù)進(jìn)行實(shí)時(shí)觀測，以此來判斷程序是否正確。

2.1 ila IP和vio IP的創(chuàng)建

Ila IP的創(chuàng)建，首先打開 IP Catalog如圖4。

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圖4 IP Catalog

搜索ila如圖5。

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圖5 ila ip

雙擊打開ila IP ,相關(guān)參數(shù)設(shè)置如圖6。

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圖6 ila IP參數(shù)設(shè)置

Ila IP的探頭位寬設(shè)置如圖7。

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圖7 Ila IP位寬的設(shè)置

Vio的設(shè)置如圖8和圖9。

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圖8 探頭個(gè)數(shù)的設(shè)置

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圖9 探頭數(shù)據(jù)位寬和初始化值的設(shè)置

對Ila IP 和 vio IP的例化。

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然后我們綜合實(shí)現(xiàn)完成后下載程序如圖10。

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圖10 programming FPGA

2.2 ila 和vio對uart的實(shí)時(shí)數(shù)據(jù)采集

Ila的調(diào)試，我們使用rx_done 信號作為觸發(fā)信號，設(shè)置觸發(fā)條件等于1，如圖11所示。

圖11 觸發(fā)條件的設(shè)置

我們使用串口工具發(fā)送數(shù)據(jù)，觸發(fā)以后我們可以觀測到FPGA內(nèi)部rx_data接收完成后的數(shù)據(jù)如圖12。

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圖12 ila IP 觀測到FPGA內(nèi)部信號的變化

Vio的調(diào)試，點(diǎn)擊+號，添加三個(gè)數(shù)據(jù)端口如圖所示13。

圖13 vio觀測端口的設(shè)置

當(dāng)tx_en 為1時(shí)將tx_data上的數(shù)據(jù)從FPGA內(nèi)部發(fā)送到串口工具上，如圖14所示。

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圖14 通過vio將數(shù)據(jù)從FPGA內(nèi)部發(fā)送到串口工具

學(xué)會對FPGA內(nèi)部信號的debug是FPGA設(shè)計(jì)過程中重要的一環(huán)。Vivado的debug相對于ISE更為簡單，更加易用。

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Hackaday讀者有話說：Vivado HLS使用經(jīng)驗(yàn)分享

，Xilinx Vivado HLS是一個(gè)高級綜合工具，能夠?qū)語言轉(zhuǎn)換成硬件描述語言（HDL）,也就是說我們可以用C語言來實(shí)現(xiàn)HDL模塊編程了。圖1 Vivado HLS工作流程第一位Hacker

2017-02-08 20:01:59

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Vivado獲取License的步驟教程

無論此刻你是一個(gè)需要安裝Xilinx Vivado工具鏈的入門菜鳥，還是已有l(wèi)icense過期的Vivado老鐵，今兒咱就借著這篇文章，把學(xué)習(xí)「Vivado如何獲取License」這檔子事兒給說通透咯~ 手把手教程，分三部分講述。

2018-07-03 09:54:00

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循環(huán)冗余校驗(yàn)奇偶校驗(yàn)累加和校驗(yàn)等知識分享

CRC校驗(yàn)（循環(huán)冗余校驗(yàn)）是數(shù)據(jù)通訊中最常采用的校驗(yàn)方式。在嵌入式軟件開發(fā)中，經(jīng)常要用到CRC

2017-11-08 09:31:12

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用Xilinx Vivado HLS可以快速、高效地實(shí)現(xiàn)QRD矩陣分解

使用Xilinx Vivado HLS（Vivado 高層次綜合）工具實(shí)現(xiàn)浮點(diǎn)復(fù)數(shù)QRD矩陣分解并提升開發(fā)效率。使用VivadoHLS可以快速、高效地基于FPGA實(shí)現(xiàn)各種矩陣分解算法，降低開發(fā)者

2017-11-17 17:47:43

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crc校驗(yàn)簡記式意思

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯(cuò)功能，對數(shù)據(jù)進(jìn)行多項(xiàng)式計(jì)算，并將得到的結(jié)果附在幀的后面

2017-12-04 08:51:24

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西門子plc的crc校驗(yàn)程序

國西門子公司生產(chǎn)的可編程序控制器在我國的應(yīng)用也相當(dāng)廣泛，在冶金、化工、印刷生產(chǎn)線等領(lǐng)域都有應(yīng)用。RC即循環(huán)冗余校驗(yàn)碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以任意選定。

2017-12-04 09:41:06

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crc校驗(yàn)錯(cuò)誤_crc校驗(yàn)錯(cuò)誤怎么解決

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check［1］）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以任意選定。循環(huán)冗余檢查（CRC）是一種

2017-12-05 15:34:30

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漢明碼原理和校驗(yàn)及實(shí)現(xiàn)

.簡而言之，所有校驗(yàn)位覆蓋了數(shù)據(jù)位置和該校驗(yàn)位位置的二進(jìn)制與的值不為0的數(shù)。采用奇校驗(yàn)還是偶校驗(yàn)都是可行的。偶校驗(yàn)從數(shù)學(xué)的角度看更簡單一些，但在實(shí)踐中并沒有區(qū)別。

2018-03-02 15:20:27

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Getting Started with Vivado High-Level Synthesis

Xilinx公司講述：Getting Started with Vivado High-Level Synthesis

2018-06-04 13:47:00

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TCL腳本簡介 vivado hls 的設(shè)計(jì)流程

Vivado HLS 是 Xilinx 提供的一個(gè)工具，是 Vivado Design Suite 的一部分，能把基于 C 的設(shè)計(jì) （C、C++ 或 SystemC）轉(zhuǎn)換成在 Xilinx 全可編程芯片上實(shí)現(xiàn)用的 RTL 設(shè)計(jì)文件（VHDL/Verilog 或 SystemC）。

2018-06-05 10:31:00

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Vivado下的仿真詳細(xì)過程

本文通過一個(gè)簡單的例子，介紹Vivado 下的仿真過程。主要參考了miz702的教程，同時(shí)也參考了Xilinx的ug937, xapp199.。

2018-11-10 10:53:51

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如何使用Vivado設(shè)計(jì)套件配合Xilinx評估板的設(shè)計(jì)

了解如何使用Vivado設(shè)計(jì)套件的電路板感知功能快速配置和實(shí)施針對Xilinx評估板的設(shè)計(jì)。

2018-11-26 06:03:00

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如何用SMART編寫CRC校驗(yàn)算法程序

CRC即循環(huán)冗余校驗(yàn)碼（Cyclic Redundancy Check）：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯(cuò)校驗(yàn)碼，其特征是信息字段和校驗(yàn)字段的長度可以任意選定。

2018-11-26 09:50:27

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xilinx Vivado工具使用技巧

在Vivado Design Suite中，Vivado綜合能夠合成多種類型的屬性。在大多數(shù)情況下，這些屬性具有相同的語法和相同的行為。

2019-05-02 10:13:00

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數(shù)字設(shè)計(jì)FPGA應(yīng)用：硬件描述語言與VIVADO

本課程以目前流行的Xilinx 7系列FPGA的開發(fā)為主線，全面講解FPGA的原理及電路設(shè)計(jì)、Verilog HDL語言及VIVADO的應(yīng)用，并循序漸進(jìn)地從組合邏輯、時(shí)序邏輯的開發(fā)開始，深入到FPGA的基礎(chǔ)應(yīng)用、綜合應(yīng)用和進(jìn)階應(yīng)用。

2019-12-05 07:06:00

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Vivado硬件平臺更新后Vitis工程要如何快捷更新

Vivado硬件平臺更新后Vitis工程如何快捷更新

2021-01-22 05:51:23

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如何使用Vivado 開發(fā)套件創(chuàng)建硬件工程

本文主要介紹如何使用Vivado 開發(fā)套件創(chuàng)建硬件工程。

2022-02-08 10:41:59

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Vivado硬件平臺更新后Vitis工程如何快捷更新

Vivado硬件平臺更新后Vitis工程如何快捷更新

2021-01-28 09:28:18

Fluke-730G智能數(shù)字壓力校驗(yàn)儀的性能特點(diǎn)及應(yīng)用

福祿克新型730G 智能數(shù)字壓力校驗(yàn)儀，自帶Hart 通訊功能，搭配壓力校驗(yàn)泵，實(shí)現(xiàn)對壓力表、壓力開關(guān)、壓力變送器的高效、準(zhǔn)確的測量和校驗(yàn)；是計(jì)量研究院和企業(yè)建立壓力實(shí)驗(yàn)室的智慧之選。

2021-01-31 09:31:51

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Vivado 開發(fā)教程(一) 創(chuàng)建新硬件工程

本文主要介紹如何使用Vivado 開發(fā)套件創(chuàng)建硬件工程。

2021-02-02 07:13:32

福祿克730G智能數(shù)字壓力校驗(yàn)儀的概述及功能特點(diǎn)

2021-02-19 09:42:05

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Xilinx_Vivado_zynq7000入門筆記

Xilinx_Vivado_zynq7000入門筆記說明。

2021-04-08 11:48:02

關(guān)于STM32F4xx的硬件CRC32校驗(yàn)

關(guān)于STM32F4xx的硬件CRC32校驗(yàn)一、概述前段時(shí)間由于項(xiàng)目所需，要對MCU上某些數(shù)據(jù)進(jìn)行CRC32校驗(yàn)，MCU選用的是STM32F4系列，以前看到過STM32有硬件CRC32校驗(yàn)功能，決定

2021-12-03 15:51:08

奇偶校驗(yàn)的優(yōu)缺點(diǎn)及奇偶校驗(yàn)代碼實(shí)現(xiàn)

，則校驗(yàn)位為“1”，奇數(shù)相反。以發(fā)送字符：10101010為例 ? 偶校驗(yàn)（even parity）：讓傳輸?shù)臄?shù)據(jù)（包含校驗(yàn)位）中1的個(gè)數(shù)為偶數(shù)。即：如果傳輸字節(jié)中1的個(gè)數(shù)是偶數(shù)，則校驗(yàn)位為“0”，奇數(shù)相反。還是以發(fā)送字符：10101010為例 ? 數(shù)據(jù)和校驗(yàn)位發(fā)送給接受方后，

2022-06-18 18:14:56

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流量計(jì)零位檢查和校驗(yàn)注意事項(xiàng)

關(guān)斷切斷閥對流量零位示值進(jìn)行檢查和校驗(yàn)是流量示值驗(yàn)證的首要任務(wù)。這是因?yàn)榱髁坑?jì)零位如果不準(zhǔn)，將對量程范圍內(nèi)的各點(diǎn)示值都產(chǎn)生影響。在作零位檢查和校驗(yàn)時(shí)應(yīng)注意以下事項(xiàng)。

2022-10-09 08:11:06

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