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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的自適應(yīng)鎖相環(huán)設(shè)計(jì)

      基于FPGA的自適應(yīng)鎖相環(huán)設(shè)計(jì)

      2010-11-25 | rar | 1222 | 次下載 | 5積分

      資料介紹

       
       利用鎖相環(huán)進(jìn)行載波跟蹤是獲取本地載波的一種重要方法，針對(duì)鎖相環(huán)的噪聲性能和跟蹤速度不能同時(shí)達(dá)到最優(yōu)的限制，在鎖相環(huán)PLL中引入自適應(yīng)模塊，根據(jù)環(huán)路所處的環(huán)境自適應(yīng)對(duì)PLL環(huán)路參數(shù)做出調(diào)整。設(shè)計(jì)中利用仿真軟件MATLAB對(duì)自適應(yīng)鎖相環(huán)進(jìn)行仿真，并在FPGA硬件板上利用VHDL編程實(shí)現(xiàn)。在載波信號(hào)為10 MHz、采樣率為80 MHz的條件下，設(shè)計(jì)的自適應(yīng)鎖相環(huán)在噪聲水平較小時(shí)跟蹤速度提高了0.5 μs左右，在噪聲水平較高時(shí)相位抖動(dòng)降低了0.01 rad左右。
      Abstract:
       Acquiring the local carrier with the phase locked loop is an important method. In allusion to the limit that the noise performance and the trace speed can’t be optimized at the same time. in this paper the design added adaptive modules to the conventional PLL， which adjusted the parameters according to the current condition. This design simulated the adaptive PLL with MATLAB， and fulfilled the loop in VHDL on the FPGA. When the frequency of the carrier is 10MHz and the sampling frequency is 80MHz， the adaptive PLL designed in this article improves the trace time by about 5 μs when the noise level is low， and decrease the phase dithering by about 0.01 rads.
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