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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于CPLD的組合邏輯電路的設(shè)計

      基于CPLD的組合邏輯電路的設(shè)計

      2017-12-05 | rar | 0.1 MB | 次下載 | 免費

      資料介紹

      　　１、設(shè)計一個四舍五入判別電路，其輸入為8421BCD碼，要求當輸入大于或等于５時，判別電路輸出為１，反之為０。

      　　２、設(shè)計四個開關(guān)控制一盞燈的邏輯電路，要求改變?nèi)我忾_關(guān)的狀態(tài)能夠引起燈亮滅狀態(tài)的改變。（即任一開關(guān)的合斷改變原來燈亮滅的狀態(tài)）

      　　３、設(shè)計一個優(yōu)先排隊電路，其框圖如下：

      　　排隊順序：

      　　A=1 最高優(yōu)先級

      　　B=1 次高優(yōu)先級

      　　C=1 最低優(yōu)先級

      　　要求輸出端最多只能有一端為“１”，即只能是優(yōu)先級較高的輸入端所對應(yīng)的輸出端為“１”。

      　　實驗連線

      　?。?、四位撥碼開關(guān)連D3、D2、D1、D0信號對應(yīng)的管腳。

      　　OUT輸出信號管腳接LED燈。

      　　２、四位按鍵開關(guān)分別連K1、K2、K3、K4信號對應(yīng)的管腳。

      　　OUT輸出信號管腳接LED燈。

      　　３、A、B、C信號對應(yīng)管腳分別連三個按鍵開關(guān)。輸出A_Out、B_Out、C_Out信號對應(yīng)的管腳分別連三個LED燈。

      　　（具體管腳參數(shù)由底層管腳編輯決定）

      　　參考原理圖

      　　1、①原理圖，如圖5-1所示：

      基于CPLD的組合邏輯電路的設(shè)計

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