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      電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>如何使用Quartus II開發(fā)環(huán)境和EDA實(shí)驗(yàn)箱實(shí)現(xiàn)分頻器的設(shè)計(jì)

      如何使用Quartus II開發(fā)環(huán)境和EDA實(shí)驗(yàn)箱實(shí)現(xiàn)分頻器的設(shè)計(jì)

      2020-10-28 | docx | 0.02 MB | 次下載 | 10積分

      資料介紹

      　　1、分頻器簡(jiǎn)介

      　　在數(shù)字系統(tǒng)的設(shè)計(jì)中，分頻器是一種應(yīng)用十分廣泛的電路，其功能就是對(duì)頻率較高的信號(hào)

      　　進(jìn)行分頻。本質(zhì)上，分頻電路是加法計(jì)數(shù)器的”變異”，其計(jì)數(shù)值有分頻敘述決定， 輸出不

      　　是一般計(jì)數(shù)器的計(jì)數(shù)結(jié)果，而是根據(jù)分頻常數(shù)對(duì)輸出信號(hào)的高、低電平進(jìn)行控制。通常

      　　來說， 分頻器常用于對(duì)數(shù)字電路中的時(shí)鐘信號(hào)進(jìn)行分頻， 從而得到較低頻率的時(shí)鐘信號(hào)、

      　　選通信號(hào)、中斷信號(hào)等。

      　　2、分頻系數(shù)為 10 的分頻器

      　　對(duì)于分頻系數(shù)為 10 的分頻器， 本例的輸入時(shí)鐘系統(tǒng) 50M 時(shí)鐘（clk_50M）， 輸出為十分頻時(shí)鐘（f_50） 。設(shè)計(jì)方法為，通過設(shè)置一個(gè) 3 位的計(jì)數(shù)寄存器（cnt）來實(shí)現(xiàn)，每個(gè)時(shí)鐘周期的上升沿計(jì)數(shù)一次， 當(dāng)計(jì)數(shù)寄存器數(shù)到 4 的時(shí)候， 將輸出分頻信號(hào)取反即可得到 10 分頻的輸出。

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