FPGA時序分析之靜態(tài)分析基礎(chǔ)的詳細資料說明

　　靜態(tài)時序分析（SAT）

　　靜態(tài)時序分析的前提就是設(shè)計者先提出要求，然后時序分析工具才會根據(jù)特定的時序模型進行分析，給出正確是時序報告。

　　進行靜態(tài)時序分析，主要目的就是為了提高系統(tǒng)工作主頻以及增加系統(tǒng)的穩(wěn)定性。對很多數(shù)字電路設(shè)計來說，提高工作頻率非常重要，因為高工作頻率意味著高處理能力。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時，從而提高工作頻率。

　　相關(guān)參數(shù)分析

　　建立和保持時間

　　如下圖所示，建立時間就是時鐘有效沿到來之前數(shù)據(jù)必須保持穩(wěn)定的最小時間；

　　保持時間就是時鐘有效沿到來之后數(shù)據(jù)必須保持穩(wěn)定的最小時間；

　?。〝?shù)據(jù)輸出延時）（觸發(fā)器從時鐘有效，數(shù)據(jù)從輸入到達輸出的時間）和緩沖延時

　　是指時鐘觸發(fā)開始到有效數(shù)據(jù)輸出的器件內(nèi)部所有延時的總和?；蚝唵蔚卣f：在時鐘有效后，D的數(shù)據(jù)并不能立即傳到Q端，這段等待的時間就是觸發(fā)器的時鐘到輸出時間。

　　（這個時間指的是當時鐘有效沿變化后，數(shù)據(jù)從輸入端到輸出端的最小時間間隔。）

　　而緩沖延時是指信號經(jīng)過緩沖器到達有效的電壓輸出所需要的時間。

　　二者之間有所區(qū)別：

　　除了包含緩沖延時，還包括邏輯延時。

　　如下圖：給出確定的方法，zai在輸出緩沖的末端直接相連一個測量負載，最常見的是50歐姆的電阻或30pF的電容，然后測量負載上的信號電壓到達一定電平所需要的時間，這個電平稱為測量電壓（Vms），一般是信號高電平的一半。

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