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本文概述了VHDL測試臺和其他相關(guān)主題。它是為一個數(shù)字設(shè)計工程師編寫的，他幾乎沒有VHDL或編程經(jīng)驗(yàn)，以便更好地理解VHDL的編寫和測試臺的使用。并對VHDL的發(fā)展前景進(jìn)行了展望。
在制造或生產(chǎn)階段之前發(fā)現(xiàn)電路設(shè)計中的錯誤可以減少產(chǎn)品開發(fā)時間和成本。工程師要做到這一點(diǎn)的一種方法是圍繞著原型電路構(gòu)建一個稱為硬件測試臺的設(shè)備。硬件測試臺將生成設(shè)備的輸入（刺激）和輸出（監(jiān)視器）。近年來，數(shù)字電路的設(shè)計，如具體應(yīng)用
集成電路（asic）和可編程邏輯器件（pld）已經(jīng)使用被稱為硬件描述語言（hdl）的軟件編程語言來完成。其中一個原因是VHDL可以理想地合成到任何當(dāng)前的網(wǎng)關(guān)級技術(shù)中，如ASIC或PLD。因此，今天設(shè)計的ASIC可以在幾年后重新設(shè)計，重用最初編寫的軟件代碼。
數(shù)字設(shè)備一旦設(shè)計好，就需要進(jìn)行測試。一種方法試驗(yàn)方法這些設(shè)備及其周圍的電路是在設(shè)備制造之前使用HDL測試臺。本文討論了HDL測試臺的方法，并回顧了它們在門級、板級和系統(tǒng)級設(shè)計過程中的應(yīng)用，以驗(yàn)證數(shù)字設(shè)計的正確操作。
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