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      電子發(fā)燒友網(wǎng)>電子資料下載>電源技術>基于改進延遲鎖相環(huán)的高速低抖動時鐘電路的開發(fā)與設計

      基于改進延遲鎖相環(huán)的高速低抖動時鐘電路的開發(fā)與設計

      2017-11-11 | rar | 0.96 MB | 次下載 | 免費

      資料介紹

      　　時鐘產(chǎn)生抖動（jitter）會使發(fā)生抖動的時鐘信號與未發(fā)生抖動的時鐘信號在時域上存在偏差，從而使模數(shù)轉(zhuǎn)換器的采樣頻率發(fā)生紊亂，最終導致模數(shù)轉(zhuǎn)換器采樣的不穩(wěn)定性，使輸出信號存在頻譜毛刺，導致誤碼率上升，限制數(shù)據(jù)結(jié)構傳輸效率。隨著輸入時鐘信號頻率的不斷增高，由時鐘抖動而引起的噪聲也逐漸從小頻率下的可忽略噪聲變換到在高頻率下占主導地位而不可忽略，使信噪比（SNR）變小，降低了模數(shù)轉(zhuǎn)換的精度。

      基于改進延遲鎖相環(huán)的高速低抖動時鐘電路的開發(fā)與設計

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