鎖相環(huán)PLL的設(shè)計(jì)方法和調(diào)試說明

　　設(shè)計(jì)并調(diào)試鎖相環(huán)（PLL）電路可能會(huì)很復(fù)雜，除非工程師深入了解PLL理論以及邏輯開發(fā)過程。本文介紹PLL設(shè)計(jì)的簡(jiǎn)易方法，并提供有效、符合邏輯的方法調(diào)試PLL問題。

　　如果不在特定條件下進(jìn)行仿真，則估計(jì)一個(gè)PLL電路的規(guī)格將會(huì)是十分困難的。因此，進(jìn)行PLL設(shè)計(jì)的第一步應(yīng)當(dāng)是仿真。我們建議工程師使用ADIsimPLL軟件運(yùn)行基于系統(tǒng)要求的仿真，包括參考頻率、步進(jìn)頻率、相位噪聲（抖動(dòng)）和頻率雜散限制。許多工程師面對(duì)如何選擇參考頻率會(huì)感到無所適從，但其實(shí)參考頻率和輸出頻率步進(jìn)之間的關(guān)系是很簡(jiǎn)單的。采用整數(shù)N分頻 PLL，則輸出頻率步進(jìn)等于鑒頻鑒相器（PFD）輸入端的頻率，該頻率等于參考分頻器R 分頻后的參考頻率。采用小數(shù)N分頻 PLL，則輸出頻率步進(jìn)等于PFD輸入頻率除以MOD值，因此，您可以使用較高的參考頻率，獲得較小的頻率步進(jìn)。決定使用整數(shù)N分頻或是小數(shù)N分頻時(shí)，可犧牲相位噪聲性能換取頻率步進(jìn)，即：較低的PFD頻率具有更好的輸出頻率分辨率，但相位噪聲性能下降。例如，表1顯示若要求具有固定頻率輸出以及極大的頻率步進(jìn)，則應(yīng)首選整數(shù)N分頻PLL（如ADF4106），因?yàn)樗哂懈训目値?nèi)相位噪聲。相反，若要求具有較小的頻率步進(jìn)，則應(yīng)首選小數(shù)N分頻PLL（如ADF4153），因?yàn)樗目傇肼曅阅軆?yōu)于整數(shù)N分頻PLL。相位噪聲是一個(gè)基本的PLL規(guī)格，但數(shù)據(jù)手冊(cè)無法針對(duì)所有可能的應(yīng)用指定性能參數(shù)。因此，先仿真，然后進(jìn)行實(shí)際硬件的測(cè)試就變得極為關(guān)鍵。