新型高電源抑制比CMOS電流基準

一種新型的高電源抑制比基準電流源電路的設計

為提高 CMOS 集成電路中電流基準的精度和穩(wěn)定性， 提出了一種結構簡單， 電源抑制比（PSRR）很高的電流基準結構———三支路電流基準。應用基爾霍夫定律（Kirchho ff‘ s curre nt and v oltage law ， Kcl Kvl）和偏微分方程， 對比分析了傳統(tǒng)的電流基準、共源共柵電流基準以及三支路電流基準的小信號模型， 求解出了這 3 種電路的電源抑制比公式。對比發(fā)現(xiàn)傳統(tǒng)電流基準和共源共柵電流基準的節(jié)點電壓正反饋限制了電流基準的性能， 三支路結構由于節(jié)點電壓成強負反饋， 擁有更高的 PSRR.三支路電流基準采用了一階溫度補償方案， 保證了溫度穩(wěn)定性。經 CSMC 0.5 μm 工藝仿真結果顯示， 三支路基準在輸入電壓 1.5 ～ 5 .0 V 的低頻 PS RR 達-77 .9 dB ， 明顯優(yōu)于另外兩種結構;在-20～ 120 ℃溫度區(qū)間內輸出電流穩(wěn)定性達到了 255 ×10 -6 / ℃， 滿足了大多數應用的要求。

在低功耗、高精度模擬集成電路設計中， 納安級電流基準經常是不可缺少的。但在納安級小電流下 ， 要得到更小的溫度漂移 、更大的輸出電阻 Rout 和更大的電 源抑制 比（power supply rejection ratio ， PS RR）［ 1］ 就比較困難 ?，F(xiàn)有的設計中常用的電流基準包括傳統(tǒng)結構 ［ 1］ 和共源共柵（Cascode） ［ 2-3］ 結構。

雖然通過溫度補償 ［ 4-5］ 可以得到比較理想的電流溫度特性 ，但在 Rout和 PS RR 方面 ，盡管共源共柵結構比傳統(tǒng)電流基準有很大提高［ 2-3］ ， 但性能仍不理想 。 主要原因是，共源共柵電流基準的節(jié)點電壓有正反饋關系 ［ 3］ ，限制了 PS RR 進一步提高。因此有必要對電流基準 PS RR 性能問題進行深入分析 。 本文采用基爾霍夫定律［ 6］ 分析了電流基準的 PSRR ，并設計了一種大幅提高 PS RR 的電流基準 ： 三支路電流基準 ， 并在 Cadence Spectre 仿真器和 CSM C 0 .5 μm 混合信號模型下對這種設計方案的效果進行了驗證 。