D-PHY

D-PHY簡介

　　D-PHY，是MIPI 協(xié)議中的一項，D-PHY提供了對DSI （串行顯示接口）和CSI（串行攝像頭接口）在物理層上的定義D-PHY 描述了源同步，高速，低功耗的物理層。

　　D-PHY的數(shù)據(jù)傳輸率不是固定的，500-1000 Mbit/s。D-phy取名自羅馬數(shù)字500 “D”。

D-PHY百科

　　D-PHY，是MIPI 協(xié)議中的一項，D-PHY提供了對DSI （串行顯示接口）和CSI（串行攝像頭接口）在物理層上的定義D-PHY 描述了源同步，高速，低功耗的物理層。

　　D-PHY的數(shù)據(jù)傳輸率不是固定的，500-1000 Mbit/s。D-phy取名自羅馬數(shù)字500 “D”。

　　PHY：

　　一條時鐘通道

　　一條或多條數(shù)據(jù)通道

　　三條主通道類型為：

　　單向時鐘通道

　　單向數(shù)據(jù)通道

　　雙向數(shù)據(jù)通道

　　傳輸模式包括：

　　低功率信號模式，用于控制

　　高速信號模式，用于快速數(shù)據(jù)傳輸

　　針對A測試出來的Failed項目：1.3.7 ， 1.3.6 ， 1.4.7 ， 1.4.6 ，這些項目都是電壓幅值過高。

　　{0x6a，0x77}修改為{0x6a，0x32} ，這個修改是改動MIPI接口的驅(qū)動能力，適當降低驅(qū)動能力可以降低信號的電壓幅值。

　　2.針對A測試出來Failed項目：1.3.15，該項目是指MIPI的一個時序過大。

　　增加了{0x7b，0x02} ，修改這個寄存器就是修改相應的MIPI時序，使之達到標準值之內(nèi)。

　　3.關于B測試出來的還有三項Failed，這里做出說明：

　　1） 關于1.3.2 LP Exit： DATA TX THS-PREPARE，該項目也是關于MIPI時序的，我們測試出來的值約為125ns，標準約為60ns~116ns，超出一些。

　　PS:ComplianceTimingMin is based on 40ns+4*UI. ComplianceTimingMax is based on 85ns+6*UI，我們GC0339的MIPI clk為96Mhz，所以UI=5.21ns。

　　但是該時序?qū)τ贛IPI數(shù)據(jù)傳輸影響不大，在該時序后面還有一段THS-ZERO的時序，這兩段時間里面都是沒有數(shù)據(jù)傳輸?shù)摹?/p>

　　即使在這段時間里面存在有數(shù)據(jù)的誤讀，在MIPI傳輸協(xié)議里面還需要有一個同步頭（0x1d），在接收到的信號中檢測到該同步頭后才會真正開始接收數(shù)據(jù)。

　　所以這個時序超過一些對于MIPI傳輸影響甚微，理論上不會造成數(shù)據(jù)傳輸失敗。

　　另外我們的1.3.3 LP Exit： DATA TX THS-PREPARE+THS-ZERO，這項是PASS的，真正的數(shù)據(jù)傳輸是在這段時序之后。

　　2） 關于1.3.5 HS Data TX Differential Voltage Mismatch （Pulse）和1.4.5 HS Clock TX Differential Voltage Mismatch （Pulse），這兩項Failed其實指的是同一個情況，分別出現(xiàn)在Data Lane和Clock Lane上。